半导体元件及其制造方法与流程

1.本发明涉及一种半导体元件及其制造方法，特别是涉及一种动态随机存取存储器(dynamic random access memory,dram)及其制造方法。


背景技术：

2.动态随机存取存储器(dynamic random access memory,dram)为一种挥发性存储器，包含由多个存储单元(memory cell)构成的阵列区(array area)以及由控制电路构成的周边区(peripheral area)。各存储单元包含一晶体管(transistor)电连接至一电容器(capacitor)，由该晶体管控制该电容器中电荷的存储或释放来达到存储数据的目的。控制电路通过横跨阵列区并与各存储单元电连接的字线(word line,wl)与位线(bit line,bl)，可定位至每一存储单元以控制其数据的存取。
3.为了获得更高的集密度，动态随机存取存储器的结构已朝向三维(three-dimensional)发展，例如采用埋入式字线栅极(buried wordline gate)以及堆叠式电容(stacked capacitor)架构。随着存储单元的排列越来越紧密，如何确保存储单元之间的电性隔离以减少漏电及信号串扰现象，为本领域重要的研究项目。


技术实现要素：

4.本发明目的在于提供一种半导体元件及其制造方法，其利用两段式蚀刻来制造有源区之间的隔离沟槽，使隔离沟槽的侧壁具有两段式斜率，使电介质材料较容填入而获得品质较佳的隔离结构，改善存储单元之间的电性隔离。
5.本发明一实施例提供了一种半导体元件，包括一衬底，多个有源区设置在所述衬底中，分别沿着一第一方向延伸并排列成阵列。多个隔离结构设置在所述衬底中，并且位于所述多个有源区之间，其中所述隔离结构分别包括一上半部以及一下半部，其中所述上半部的侧壁包括第一斜率，所述下半部的侧壁包括第二斜率，所述第一斜率与所述第二斜率不同。一半导体层，介于所述上半部与所述有源区之间。
6.本发明另一实施例提供了一种半导体元件的制造方法，包括以下步骤。首先提供一衬底，接着进行第一蚀刻工艺，以在所述衬底中形成多个第一沟槽并且定义出多个有源区。所述第一沟槽的侧壁包括第一斜率。所述有源区分别沿着一第一方向延伸并且排列成阵列。然后，沿着各所述第一沟槽的底面和侧壁形成一半导体层。再来，进行第二蚀刻工艺，从所述第一沟槽的侧壁上的所述半导体层之间往下蚀刻，以在各所述第一沟槽的正下方形成一第二沟槽。所述第二沟槽的侧壁包括第二斜率，所述第一斜率与所述第二斜率不同。后续，形成一电介质层，填充各所述第一沟槽及各所述第二沟槽。
附图说明
7.所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制
图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
8.图1至图8为根据本发明一实施例之半导体元件的制造方法步骤示意图。
9.图9为根据本发明另一实施例之半导体元件的剖面示意图。
10.图10为根据本发明又另一实施例之半导体元件的剖面示意图。
11.其中，附图标记说明如下：
12.100
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衬底
13.102
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衬垫层
14.104
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硬掩模层
15.106
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隔离沟槽
16.108
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有源区
17.120
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半导体层
18.122
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电介质层
19.130
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隔离结构
20.132
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气隙
21.140
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绝缘层
22.142
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层间电介质层
23.162
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钝化层
24.202
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字线沟槽
25.204
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电介质层
26.206
ꢀꢀꢀꢀꢀꢀꢀꢀ
导电层
27.208
ꢀꢀꢀꢀꢀꢀꢀꢀ
绝缘盖层
28.106a
ꢀꢀꢀꢀꢀꢀꢀ
第一沟槽
29.106b
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第二沟槽
30.108a
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中间部
31.108b
ꢀꢀꢀꢀꢀꢀꢀ
端部
32.130a
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上半部
33.130b
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下半部
34.bl
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位线
35.d1
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深度
36.d2
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深度
37.d3
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深度
38.d4
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深度
39.dr1
ꢀꢀꢀꢀꢀꢀꢀꢀ
第一方向
40.dr2
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第二方向
41.dr3
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第三方向
42.e1
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第一蚀刻工艺
43.e2
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第二蚀刻工艺
44.i-i
ꢀꢀꢀꢀꢀꢀꢀꢀ
切线
45.ii-ii'
ꢀꢀꢀꢀꢀ
切线
46.snc
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接触插塞
47.snp
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接触垫
48.s1
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侧壁
49.s2
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侧壁
50.t0
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厚度
51.t1
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厚度
52.t2
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厚度
53.t3
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厚度
54.t4
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厚度
55.w1
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宽度
56.w2
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
宽度
57.w3
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
宽度
58.w4
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
宽度
59.wl
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
字线
具体实施方式
60.为使熟习本发明所属技术领域的一般技艺者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附图示，详细说明本发明的构成内容及所欲达成的功效。须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
61.图1至图8为根据本发明一实施例的半导体元件的制造方法步骤示意图。图2和图7为平面图。图1、图3至图6和图8的右侧为沿着平面图中切线i-i’的剖面图，左侧为沿着平面图中切线ii-ii’的剖面图。需特别说明的是，平面图中标示的第一方向dr1、第二方向dr2和第三方向dr3均沿着衬底100的表面，其中第二方向dr2和第三方向dr3互相垂直，第一方向dr1不同于第二方向dr2和第三方向dr3。切线i-i’沿着第二方向dr2延伸切过有源区108，切线ii-ii’沿着第一方向dr1延伸切过有源区108。
62.首先，请参考图1，首先提供一衬底100，例如是硅衬底、磊晶硅衬底、硅锗衬底、碳化硅衬底，或者硅覆绝缘衬底，但不限于此。衬底100可包括掺杂而具有特定导电型，例如p型。衬底100的表面可设有一衬垫层102，例如是一氧化硅层。
63.请参考图2和图3。接着在衬垫层102上形成一硬掩模层104(例如氮化硅层)，然后对硬掩模层104进行图案化工艺，将预计的有源区图案转移至硬掩模层104中，再以硬掩模层104为掩模对衬底100进行第一蚀刻工艺e1，将有源区图案再往下转移至衬底100中，形成多个有源区108以及区隔开各有源区108的第一沟槽106a。第一蚀刻工艺e1后，可对衬底100进行清洗工艺以移除蚀刻期间产生的副产物，例如聚合物。
64.第一蚀刻工艺e1可为反应性离子蚀刻(rie)工艺，使用的反应气体可包括含氧气体、含氟气体(例如cf4、sf6、ch2f2、chf3及/或c2f6)、含氯气体(例如cl2、chcl3、ccl4及/或bcl3)、含溴气体(例如hbr及/或chbr3)、含碘气体、其他适合气体及/或其组合。第一蚀刻工艺e1使用的气体还可包括钝气，例如氩气(ar)。根据本发明一实施例，第一蚀刻工艺e1的蚀
刻终点是计时决定(time mode)，是根据第一沟槽106a的预计深度来调整第一蚀刻工艺e1的工艺时间。
65.如图2所示，有源区108为长条状，长轴沿着第一方向dr1延伸，并且互相平行排列成阵列。如图3左侧图例所示，有源区108的侧边之间的第一沟槽106a可包括宽度w1和深度d1。如图3右侧图例所示，有源区108的端部之间的第一沟槽106a可包括宽度w2和深度d2。在一些实施例中，宽度w1小于宽度w2，深度d1大致上等于深度d2。可通过调整第一蚀刻工艺e1的工艺参数例如气体比例及功率来调整第一沟槽106a的剖面轮廓。在一些实施例中，可定义第一沟槽106a的侧壁s1具有第一斜率，若利用侧壁与衬底100表面之夹角来表示斜率，则第一斜率可介于90度至80度之间，但不限于此。在优选实施例中，第一沟槽106a的侧壁s1几乎垂直于衬底100表面，以能够较准确控制有源区108及第一沟槽106a的关键尺寸。
66.请参考图4。接着进行沉积工艺例如化学气相沉积、物理气相沉积、原子层沉积或磊晶成长工艺，在衬底100上形成一半导体层120并共型的覆盖硬掩模层104以及第一沟槽106a的侧壁s1及底面。在一些实施例中，半导体层120可仅形成在第一沟槽106a的侧壁s1及底面，而未覆盖在硬掩模层104上。半导体层120的材料可为任何合适的半导体材料，例如硅、锗、硅锗、碳化硅，但不限于此。在一些实施例中，半导体层120可包括掺杂而具有特定导电型，例如n型。半导体层120的侧壁的斜率可大致上等于第一沟槽106a的侧壁s1的第一斜率。
67.请参考图5。接着进行第二蚀刻工艺e2，移除第一沟槽106a底面的半导体层120并再往下蚀刻衬底100，以在第一沟槽106a的正下方形成第二沟槽106b。第二蚀刻工艺e2后，第一沟槽106a的侧壁上仍被半导体层120覆盖，未显露出来。第二沟槽106b的开口与半导体层120的底端切齐，其中所述半导体层120的底端的位置大致上是由第一沟槽106a的深度(底面)决定。在一些实施例中，半导体层120的底端位于衬底100表面下相同深度处，即位于相同平面。第二蚀刻工艺e2后，可对衬底100进行清洗工艺以移除蚀刻期间产生的副产物，例如聚合物。
68.第二蚀刻工艺e2可为反应性离子蚀刻(rie)工艺，使用的气体可包括含氧气体、含氟气体(例如cf4、sf6、ch2f2、chf3及/或c2f6)、含氯气体(例如cl2、chcl3、ccl4及/或bcl3)、含溴气体(例如hbr及/或chbr3)、含碘气体、其他适合气体及/或其组合。第二蚀刻工艺e2使用的气体还可包括钝气，例如氩气(ar)。值得注意的是，相较于第一蚀刻工艺e1，第二蚀刻工艺e2期间会有较多的聚合物副产物生成并沉积在侧壁而产生较明显的侧壁钝化(sidewall passivation)现象，因此蚀刻出的第二沟槽106b的剖面轮廓会不同于第一沟槽106a的剖面轮廓，例如具有更倾斜而呈现梯形或锥形的剖面轮廓。第二蚀刻工艺e2也可被称为高聚合物(high polymer)蚀刻工艺。在一些实施例中，可定义第二沟槽106b的侧壁s2具有第二斜率，且第二斜率不同于第一沟槽106a的侧壁s1的第一斜率。若利用侧壁与衬底100表面的夹角来表示斜率，则第二斜率可介于大约90度至70度之间，但不限于此。
69.第二蚀刻工艺e2的蚀刻终点可以是计时决定(time mode)或者由于聚合物副产物累积而无法再往下蚀刻而自然终止。如图5左侧图例所示，有源区108的侧边之间的第二沟槽106b可包括宽度w3(开口处)以及深度d3。如图5右侧图例所示，有源区108的端部之间的第二沟槽106b可包括宽度w4和深度d4。在一些实施例中，宽度w3小于宽度w4，深度d3小于深度d4，且由于半导体层120的存在使得宽度w3和w4分别小于第一沟槽106a的宽度w1和w2。第
一沟槽106a和第二沟槽106b共同构成隔离沟槽106，且两者的比例可根据实际需求调整，以同时符合有源区108的结构支撑性及电性隔离、电介质层122(参考图6)的沟槽填充能力、接触插塞snc(参考图8)接触面积及电阻、字线wl(参考图8)的深度及与有源区108的绝缘和寄生电子及寄生电容等规格需求。在一些实施例中，深度d3大于深度d1，且深度d4大于深度d2。
70.请参考图6。接着进行沉积工艺例如化学气相沉积、物理气相沉积或原子层沉积，在衬底100上形成电介质层122，然后进行平坦化工艺例如化学机械抛光工艺，移除隔离沟槽106外多余的电介质层122，获得填充在隔离沟槽106内的隔离结构130，其中隔离结构130可包括位于第一沟槽106a内的上半部130a以及位于第二沟槽106b内的下半部130b。在一些实施例中，可先沿着隔离沟槽106的侧壁和底面形成一衬层100，例如氧化硅层，然后再形成电介质层122。在一些实施例中，可使用氧化工艺(例如热氧化或临场蒸气氧化工艺)来氧化部分衬底100而形成电介质层122。衬底100表面上的衬垫层102和剩余的硬掩模层104可在化学机械抛光工艺时被同时移除，或者可在化学机械抛光工艺之后另进行蚀刻工艺移除。
71.隔离结构130的材料(即电介质层122的材料)可包括氧化硅、氮化硅，及/或其他合适的电介质材料。隔离结构130的上半部130a直接接触半导体层120，且与衬底100(有源区108)被半导体层120区隔开而不直接接触。在一些实施例中，隔离结构130的上半部130a的侧壁的斜率可大致上等于第一斜率。隔离结构130的下半部130b与直接接触衬底100，且上半部130a与下半部130b的交界面与半导体层120的底端切齐。在一些实施例中，隔离结构130的下半部130b具有梯形或锥形的剖面轮廓，且侧壁的斜率可大致上等于第二沟槽106b的侧壁s2的第二斜率。隔离结构130的厚度t0等于上半部130a的厚度及下半部130b的厚度之总和。如图6左侧图例所示，有源区108的侧边之间的上半部130a具有厚度t1，下半部130b具有厚度t3，两者分别是由深度d1和深度d3决定。如图6右侧图例所示，有源区108的端部之间的上半部130a具有厚度t2，下半部130b具有厚度t4，两者分别是由深度d2和深度d4决定。在一些实施例中，厚度t3大于厚度t1，厚度t4大于厚度t2。也就是说，隔离结构130的整体厚度(深度)中，下半部130b所占比例大于上半部130a。
72.请参考图7和图8。接着，可在衬底100上形成绝缘层140，例如氧化硅层，然后进行一系列的半导体制造工艺，形成埋设在衬底100中的多条字线wl，设置在衬底100上的多条位线bl、设置在位线bl之间的接触插塞snc，以及设置在接触插塞snc上的接触垫snp。如图7和图8所示，字线wl形成在字线沟槽202内，沿着第二方向dr2平行延伸并且切过隔离结构130和有源区108而将各个有源区108区分成一中间部108a和两个端部108b。各字线wl包括填充在字线沟槽202下半部的导电层206，设置在导电层206上的绝缘盖层208，以及介于导电层206和衬底100之间的电介质层204。导电层206可包括金属材料，例如钨、铜、铝、钛、钽、功函数金属等金属材料，或前述金属材料的化合物、合金，及/或复合层，但不限于此。绝缘盖层208和电介质层204分别可包括电介质材料，例如氧化硅、氮化硅、氮氧化硅、氮碳化硅)、高介电(high-k)常数电介质材料，或者上述材料的组合，但不限于此。在一些实施例中，如图8所示，绝缘盖层208的顶面可与隔离结构130的顶面、半导体层120的顶端，及/或衬底100的表面(与绝缘层140接触的表面)切齐，绝缘盖层208的底面(或导电层206的顶面)高于半导体层120的底端。
73.位线bl沿着第三方向dr3平行延伸，并且与有源区108的中间部108a和所述中间部
108a两侧的半导体层120直接接触，与其他部分则由绝缘层140区隔开而不直接接触。位线bl可包括叠层结构，由下而上可包括一半导体层120、一金属层，以及一硬掩模层104。半导体层120的材料可包括多晶硅、非晶硅或其他合适的半导体材料。金属层的材料可包括铝、钨、铜、钛铝合金或其他适合的低电阻金属材料。硬掩模层104可包括电介质材料，例如可包括氧化硅、氮化硅、氮氧化硅、氮碳化硅，或者上述材料的组合，但不限于此。在一些实施例中，半导体层120与金属层之间可包括一介面层(图未示)，例如是由钛、钨硅化物、氮化钨，及/或其他金属硅化物或金属氮化物所构成的单层或多层结构层，但不限于此。位线bl的底面可陷入衬底100，低于隔离结构130的顶面并且高于半导体层120的底端。
74.接触插塞snc穿过填充在位线bl之间的层间电介质层142，分别与有源区108的端部108b以及所述端部108b侧壁上的半导体层120直接接触，并且由设置在位线bl侧壁上的间隙壁与位线bl区隔开，不直接接触。接触插塞snc可包括导电材料，例如半导体材料或金属材料，其中半导体材料可包括单晶硅、多晶硅、非晶硅或其他合适的半导体材料，金属材料可包括钨、铜、铝、钛、钽，或前述金属材料的化合物、合金，及/或复合层，但不限于此。层间电介质层142的材料可包括氧化硅，但不限于此。在一些实施例中，接触插塞snc是由半导体材料和金属材料共同构成。接触插塞snc的底面可陷入衬底100内，但高于位线bl的底面。由于位线bl和接触插塞snc的底面陷入衬底100不同深度，与之接触的半导体层120的顶端也随之位于衬底100不同深度，即不在同一平面，且均低于未与位线bl或接触插塞snc接触的半导体层120的顶端。
75.接触垫snp直接设置在接触插塞snc上，其下半部介于位线bl之间，上半部则高于位线bl并且可与位线bl的顶面部分重叠。接触垫snp可包括金属材料，例如可包括钨、铜、铝、钛、钽，或前述金属材料的化合物、合金，及/或复合层，但不限于此。接触垫snp的上半部之间的缝隙可被钝化层162填满，以提供平坦表面便于后续在其上制造电容结构(图未示)。钝化层162材料可包括氮化硅，但不限于此。
76.本发明利用两段式蚀刻(即第一蚀刻工艺e1和第二蚀刻工艺e2)来制造隔离沟槽106，使隔离沟槽106的侧壁具有两段式斜率，其中上部侧壁较为垂直以能够较准确控制有源区108的关键尺寸，下部侧壁则较倾斜以帮助电介质层122的填充，使电介质层122可完全填满整个隔离沟槽106，或者确保至少在字线wl的深度范围内不会有填充不良所产生的气隙(void)或缝隙(seam)，改善隔离结构130的品质。
77.请参考图9和图10，分别绘示根据本发明另一些实施例的半导体元件的剖面示意图，两者与图8所示半导体元件的结构大致上相同，均包括衬底100、有源区108(标示为中间部108a和端部108b)、隔离结构130，以及位于隔离结构130的上半部130a与有源区108之间的半导体层120。不同之处在于，如图9所示，当第二沟槽108b深度更深时，第二沟槽108b的底部处可形成有气隙132，且气隙132的位置低于字线wl，因此不会在蚀刻字线沟槽202时显露出来造成字线wl结构异常。如图10所示，可在制造接触插塞snc的接触洞时移除更多有源区108的端部108b的材料直到暴露出侧壁的半导体层120，使接触插塞snc与端部108b另一侧的半导体层120直接接触，进一步降低接触电阻，获得更佳的效能。
78.以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。