1.本公开的示例涉及半导体器件，特别是涉及包括形成在碳化硅衬底中的组件的半导体器件，并且涉及制造半导体器件的方法。
背景技术：
2.基于碳化硅(sic)的半导体器件受益于碳化硅(sic)的高带隙和高击穿强度。然而，碳化硅本体和电介质层之间的界面包括大量的界面态，其可能被电荷载流子占据或不被电荷载流子占据。沿着sic mosfet (sic金属氧化物半导体场效应晶体管)的栅极电介质，取决于sic mosfet的工作状态，界面态可能由更多或更少的电荷载流子占据。占据界面态的电荷载流子的数量影响在sic mosfet的导通状态中形成场控晶体管沟道的自由电荷载流子的迁移率和浓度。此外，sic的高击穿强度通常没有被充分利用，因为在栅极电介质中出现的场强和栅极电介质的可靠性经常限制sic mosfet的介电强度。
3.本技术涉及可以高度利用碳化硅的有益效果的半导体器件。
技术实现要素：
4.本公开的示例涉及包括晶体管的半导体器件。晶体管可以包括被布置在栅极沟槽中的栅极电极，栅极沟槽被形成在碳化硅衬底的第一部分中并且在第一水平方向上延伸。栅极沟槽可以将碳化硅衬底的第一部分图案化为脊部。晶体管可以进一步包括第一导电类型的源极区、第二导电类型的沟道区和第一导电类型的漂移区。源极区、沟道区和漂移区的一部分可以被布置在脊部中。从源极区到漂移区的电流路径可以在碳化硅衬底的深度方向上延伸。晶体管可以进一步包括第二导电类型的本体接触部分，其可以被布置在碳化硅衬底的第二部分中。第二部分可以与第一部分相邻。第二部分可以在与第一水平方向相交的第二水平方向上延伸。本体接触部分可以被电连接到沟道区。本体接触部分可以在碳化硅衬底的深度方向上延伸到栅极沟槽的底部侧下方的部分，并且可以与漂移区直接相邻。
5.本公开的另一示例涉及一种制造包括晶体管的半导体器件的方法。方法可以包括在碳化硅衬底的第一部分中形成栅极沟槽。栅极沟槽可以在第一水平方向上延伸，并且可以将碳化硅衬底的第一部分图案化为脊部。方法可以进一步包括在栅极沟槽中形成栅极电极，以及形成第一导电类型的源极区、第二导电类型的沟道区和第一导电类型的漂移区。源极区、沟道区和漂移区的一部分可以被形成在脊部中。从源极区到漂移区的电流路径可以在碳化硅衬底的深度方向上延伸。方法可以进一步包括在碳化硅衬底的第二部分中形成第二导电类型的本体接触部分，第二部分与第一部分相邻。第二部分可以在第二水平方向上延伸。方法可以进一步包括将本体接触部分电连接到沟道区。本体接触部分可以被形成以便在碳化硅衬底的深度方向上延伸到栅极沟槽的底部侧下方的部分，并且以便直接与漂移区相邻。
6.本公开的另一示例涉及一种包括晶体管的半导体器件。晶体管可以包括被布置在栅极沟槽中的栅极电极，栅极沟槽被形成在碳化硅衬底中并且在第一水平方向上延伸。栅
极沟槽可以将碳化硅衬底图案化为脊部。晶体管可以进一步包括第一导电类型的源极区、第二导电类型的沟道区、第一导电类型的漂移区和第一导电类型的漏极区。源极区可以被布置在脊部的第一主表面处。漏极区可以被布置在碳化硅衬底的第二主表面处。晶体管可以进一步包括第二导电类型的本体接触部分，其可以被布置在碳化硅衬底的在与第一水平方向相交的第二水平方向上延伸的部分中。本体接触部分可以被电连接到沟道区。本体接触部分可以在碳化硅衬底的深度方向上延伸到栅极沟槽的底部侧下方的部分，并且可以与漂移区直接相邻。
7.本领域技术人员在阅读以下详细描述并且查看随附附图时将认识到附加的特征和优点。
附图说明
8.随附附图被包括以提供对实施例的进一步理解，并且被合并在本说明书中并且构成本说明书的一部分。附图图示碳化硅器件和制造碳化硅器件的方法的实施例，并且与描述一起用于解释实施例的原理。在以下的详细描述和权利要求中描述进一步的实施例。
9.图1a示出根据示例的半导体器件的示意性横截面视图。
10.图1b示出图1a中示出的半导体器件的水平横截面视图。
11.图2a示出半导体器件的另一示例的一部分的水平横截面视图。
12.图2b示出半导体器件的进一步的示例的一部分的竖向横截面视图。
13.图2c和图2d示出半导体器件的其它示例的横截面视图。
14.图2e示出半导体器件的进一步的示例的细节。
15.图2f示出半导体器件的示例的进一步的细节。
16.图3a示出半导体器件的另一示例的横截面视图。
17.图3b示出图3a中示出的半导体器件的布局视图。
18.图3c示出图3a中示出的示例的进一步的横截面视图。
19.图3d示出半导体器件的另一示例的横截面视图。
20.图4a和图4b示出当执行根据示例的方法时工件的横截面视图。
21.图5a至图5g图示当执行图案化处理的示例时工件的横截面视图。
22.图6a至图6d图示当执行根据示例的方法的进一步的处理步骤时工件的横截面视图。
23.图7a至图7d图示当执行根据进一步的示例的方法时工件的横截面视图。
24.图8a至图8d图示当执行根据示例的处理步骤时工件的布局视图。
25.图9a和图9b总结根据示例的方法。
具体实施方式
26.在以下的详细描述中，参照随附附图，附图形成详细描述的一部分，并且在附图中通过图示方式示出其中可以实践本发明的具体实施例。要理解的是，在不脱离本发明的范围的情况下，可以利用其它实施例，并且可以作出结构或逻辑上的改变。例如，针对一个实施例图示或描述的特征可以被使用在其它实施例上或与其它实施例结合使用，以产生又一进一步的实施例。本发明旨在包括这样的修改和变化。使用特定语言描述了示例，特定语言
不应当被解释为限制所附权利要求的范围。附图不是按比例的，并且仅用于说明的目的。为了清楚起见，如果没有另外声明，则在不同的附图中相同的要素被由对应的参考标号指明。
27.术语“具有”、“包含”、“包括”和“包括有”等是开放的，并且术语指示所声明的结构、要素或特征的存在，但是不排除附加的要素或特征的存在。量词“一”、“一个”和指代词“该”旨在包括复数以及单数，除非上下文另外清楚地指示。
28.针对物理尺寸给定的范围包括边界值。例如，针对参数y的从a到b的范围读作为a≤y≤b。具有至少c的值的参数y读作为c≤y，并且具有至多d的值的参数y读作为y≤d。
29.术语“在
…
上”不被解释为仅意味着“直接在
…
上”。相反，如果一个要素位于另一要素“上”(例如，一层位于另一层“上”或位于衬底或半导体本体“上”)，则进一步的组件(例如进一步的层)可以位于两个要素之间(例如，如果一层在衬底“上”，则进一步的层可以位于所述层和所述衬底之间)。
30.贯穿本说明书，描述场效应晶体管的晶体管单元的元件。一般地，场效应晶体管可以包括并联连接的多个晶体管单元。例如，每个单个晶体管单元可以包括单个栅极电极、单个沟道区和进一步的组件。单个晶体管单元的栅极电极可以被连接，例如被电连接和/或由相同材料形成。例如，单个晶体管单元的栅极电极可以被连接到公共端子，例如栅极端子。单个晶体管单元的进一步的组件，例如源极区可以被相应地连接到公共源极端子。单个晶体管单元的还进一步的组件，例如漂移区，可以是在至少一些晶体管单元当中共享的。本说明书主要描述单个晶体管单元的功能和结构。如将容易理解的那样，本描述同样可以应用于进一步的单个晶体管单元。合并晶体管的一般元件和借助于诸如“被布置在栅极沟槽中的栅极电极”的单个晶体管单元的元件的结构实现的描述旨在意味着相应的晶体管单元的单个栅极电极被布置在相应的栅极沟槽中。
31.包括晶体管的半导体器件的示例可以包括被布置在栅极沟槽中的栅极电极，栅极沟槽被形成在碳化硅衬底的第一部分中并且在第一水平方向上延伸。
32.根据示例，碳化硅衬底可以具有六边形晶体晶格，其具有c面和进一步的主面。进一步的主面可以包括a面或m面。
33.碳化硅衬底的材料可以是任何六边型多型的晶体碳化硅，通过示例的方式例如为2h-sic、4h-sic或6h-sic。除主要成分硅和碳之外，碳化硅本体还可以包括掺杂剂，例如氮n、磷p、铍be、硼b、铝al和/或镓ga。碳化硅衬底可以包括进一步的杂质，例如氢、氟和/或氧。碳化硅衬底可以包括通过外延生长的碳化硅层或由其组成。
34.碳化硅衬底可以具有相同形状和尺寸的本质上平行的两个主表面以及连接两个主表面的边缘的侧表面区域。例如，碳化硅衬底可以具有带有或不带有倒圆边缘的多边形(例如矩形或六边形)棱柱、直圆柱或略微倾斜的圆柱的形状，其中各侧中的一些可以以至多8
°
、至多5
°
或至多3
°
的角度倾斜。
35.在碳化硅衬底的前侧处的第一主表面可以是平坦的或起棱的。第一主表面的平均表面平面沿着水平方向延伸。平坦的第一主表面的平均表面平面与平坦的第一主表面相同。起棱的第一主表面的平均表面平面由起棱的第一主表面的平坦的最小二乘平面限定。平坦的最小二乘平面的位置和定向被限定为使得起棱的第一主表面的表面点与平坦的最小二乘平面的偏差的平方和具有最小值。
36.碳化硅衬底可以沿着以水平方向展开的平面水平地延伸。因此，碳化硅本体可以
具有沿着两个水平方向的表面延伸，并且可以具有沿着垂直于水平方向的竖向方向的厚度。换句话说，竖向方向与平均表面平面上的表面法线平行。
37.术语“第一水平方向”和“第二水平方向”限定相交的水平方向。虽然一些图通过图示的方式示出作为第一水平方向和第二水平方向的示例的x方向和y方向，但是清楚地理解的是，第一水平方向和第二水平方向不需要彼此平行。术语“深度方向”限定具有垂直于平均表面平面的分量的方向。术语“深度方向”涵盖竖向方向和不同于水平方向的任何其它方向。
38.c面是{0001}晶面。进一步的主面可以包括a面({11-20}晶面族)和m面({1-100}晶面族)。a面包括六个不同地定向的晶面(11-20)、(1-210)、(-2110)、(-1-120)、(-12-10)和(2-1-10)。m面包括六个不同地定向的晶面(1-100)、(10-10)、(01-10)、(-1100)、(-1010)和(0-110)。
39.碳化硅衬底的平均表面平面可以对于c面倾斜一离轴角。换句话说，c轴可以对于竖向方向倾斜一离轴角。离轴角可以在从2度至8度的范围内，例如在从3度至5度的范围内。特别是，离轴角可以是近似为4度。例如，c轴可以倾斜，使得以竖向方向和c轴展开的平面平行于《11-20》方向。根据另一示例，c轴可以倾斜，使得以竖向方向和c轴展开的平面平行于《1-100》方向。在碳化硅衬底的背侧处，碳化硅衬底的第二主表面可以平行于或近似平行于前侧处的平均表面平面延伸。
40.碳化硅衬底可以包括具有柱状侧壁的柱状部分。通过示例的方式，柱状侧壁的数量可以是四个、五个或六个。在一些示例中，柱状部分的形状可以是或可以近似于棱柱或棱锥(例如，正棱柱、斜棱柱、截棱锥、截棱柱；或这样的形状的组合，例如，正棱柱和截棱锥的组合或两个截棱锥的组合)，例如具有多边形基底区域，典型地为具有四个、五个或六个侧的规则多边形的形状。然而，其它形状的基底区域可以是可能的，例如非规则的多边形(例如，梯形状形状或非规则三角形)或甚至椭圆(例如，圆形)形状。邻近的柱状侧壁(如果适用)可以被经由接合边缘连接。
41.接合边缘可以彼此平行地行进。替换地，至少一个接合边缘与至少一个另外的接合边缘相比可以具有对于竖向方向的另一倾斜角。例如，第一接合边缘可以对于竖向方向倾斜第一竖向倾斜角。第二接合边缘可以对于竖向方向倾斜第二竖向倾斜角。第一竖向倾斜角和第二竖向倾斜角之间的最大角度差可以等于或小于离轴角。至少一个(例如，至少两个或至少三个)柱状侧壁可以是沿着进一步的主面中的相应的主面定向的。换句话说，至少一个(例如至少两个或至少三个)柱状侧壁可以被完全形成在晶体晶格的进一步的主面中或被形成在仅略微水平地和/或略微竖向地倾斜于晶体晶格的进一步的主面的平面中。术语“略微倾斜”包括在任何空间方向上在小于5度的范围内与相应的主面的角偏差。
42.例如，至少一个(例如，一个、两个、三个、四个、五个或六个)柱状侧壁是在晶面的{11-20}族的平面中或沿着其定向的，其中如果多于一个的侧壁在晶面的{11-20}族的平面中或沿着其定向，则每个柱状侧壁在晶面的{11-20}族的平面中的不同的平面中或沿着其定向。根据另一示例，至少一个(例如，一个、两个、三个、四个、五个或六个)柱状侧壁在晶面的{1-100}族的平面中或沿着其定向，其中如果多于一个的侧壁在晶面的{1-100}族的平面中或沿着其定向，则每个柱状侧壁在晶面的{1-100}族的平面中的不同的平面中或沿着其定向。根据又一示例，一个或多个柱状侧壁可以被定向到晶面的{11-20}族的平面，并且至
少一个进一步的柱状侧壁可以在晶面的{1-100}族的平面之一中或沿着其定向。
43.栅极沟槽可以将碳化硅衬底的第一部分图案化为脊部。通过示例的方式，栅极沟槽和脊部中的至少一个侧壁可以平行于(1-100)平面或(-1100)平面。
44.晶体管可以进一步包括第一导电类型的源极区、第二导电类型的沟道区和第一导电类型的漂移区。例如，第一导电类型可以是n型，并且第二导电类型可以是p型。根据进一步的示例，第一导电类型可以是p型，并且第二导电类型可以是n型。
45.源极区、沟道区和漂移区的一部分可以被布置在脊部中。从源极区到漂移区的电流路径可以在碳化硅衬底的深度方向上延伸。如上面已经讨论的那样，深度方向可以是不同于横向或水平方向的方向。例如，深度方向可以具有垂直于横向方向的分量。例如，深度方向可以相对于竖向方向倾斜。晶体管可以进一步包括第二导电类型的本体接触部分，其被布置在碳化硅衬底的第二部分中。
46.第二部分可以与第一部分直接相邻。例如，多个第一部分和第二部分可以是在第一方向上交替地布置的。第二部分可以在与第一水平方向相交的第二水平方向上延伸。本体接触部分可以被电连接到沟道区。本体接触部分可以进一步在碳化硅衬底的深度方向上延伸到栅极沟槽的底部侧下方的部分。本体接触部分可以与漂移区直接相邻。
47.以此方式，第二导电类型的屏蔽部分可以从与碳化硅衬底的第一主表面相邻的一侧延伸到漂移区带。屏蔽部分可以在距栅极电极一定的横向距离处。换句话说，屏蔽部分可以与栅极结构在横向上分离开。可以在栅极结构和碳化硅本体的第二表面之间形成屏蔽部分的一部分。
48.屏蔽部分可以贡献于屏蔽栅极电介质免受可能被施加在碳化硅本体的背侧处的电势的影响。在碳化硅器件的阻挡模式中，屏蔽部分可以减小栅极电介质中的电场，并且因此可以贡献于增加器件可靠性。
49.在此描述的晶体管可以具体地包括igfet(“绝缘栅场效应晶体管”)。igfet是电压控制器件，包括mosfet(“金属氧化物半导体fet”)和包括基于掺杂半导体材料的栅极电极和/或包括不是或不是排它地基于氧化物的栅极电介质的其它fet。如将清楚地理解的那样，进一步的晶体管可以涉及igbt(“绝缘栅双极晶体管”)。
50.本体接触部分可以被连接到源极端子。例如，本体接触部分可以被经由接触元件连接到源极端子。接触元件可以例如被布置在第二部分中。
51.通过示例的方式，每个接触元件在第二水平方向上的横向延伸可以大于每个脊部在第二水平方向上的宽度。作为结果，即使当减小脊部的宽度时，也可以简化对于基于碳化硅的半导体器件而言可能有挑战性的欧姆接触的形成。
52.根据示例，脊部可以延伸通过第二部分。更具体地，脊部可以被形成为连续的线。以此方式，第二部分中的脊部的部分可以被用于形成源极区和源极接触之间的电接触。
53.根据进一步的示例，脊部可以被形成为延伸到第二部分的边缘区的环的部分。因此，在边缘区中可以实现脊部和第二部分之间的电接触。在第二部分中的接触区中可以没有脊部。接触元件可以被布置在接触区中。以此方式，接触元件的横向尺寸可以不同于脊部之间的间距。更详细地，接触元件在第二方向上的横向尺寸可以大于栅极沟槽的宽度。
54.例如，脊部可以被形成为环的在相邻的第二部分之间的中断部分中被中断的部分。例如，一个或两个中断部分可以中断一个环。栅极接触可以被部署在中断部分中。例如，
一个栅极接触可以被部署在一个环的中断部分中。根据进一步的示例，一个栅极接触可以被布置在一个环的两个中断部分中。根据还进一步的示例，一个栅极接触可以被布置在两个相邻的环的中断部分中。
55.在第二方向上测量的脊部的宽度可以是任意的。根据示例，脊部的宽度可以是窄的或超窄的。例如，术语“超窄”可以意味着宽度小于100nm。根据进一步的解释，术语“超窄”可以意味着每个脊部的宽度小于4
×
l，其中l指明在沟道区和相邻的栅极电介质之间的界面处的耗尽区带的长度。
56.例如，耗尽区带的宽度可以被确定为：其中εs指明半导体材料的介电常数(取决于晶体结构，对于碳化硅而言，为9.66*ε0至10.0*ε0)，k指明玻尔兹曼常数(1.38066*10-23
j/k)，t指明温度，ln指明自然对数，na指明半导体本体的杂质浓度，ni指明本征载流子浓度(例如，在27℃时，强烈地取决于晶体结构，对碳化硅而言，为6.7*10-11
cm-3
)，q指明单位电荷(～1.6*10-19
℃)。
57.一般地，假设在晶体管中，在与阈值电压对应的栅极电压处的耗尽区带的长度对应于耗尽区带的最大宽度。
58.根据进一步的解释，术语“超窄”可以意味着每个脊部的宽度小于2
×
l。在这种情况下，电荷载流子的有效迁移率可以增加5到18倍，造成改进的器件性能。特别是，由于增加的电荷载流子迁移率，可以消除基于碳化硅的半导体器件的一些缺点。
59.例如，脊部的高度h与宽度d1的高宽比大于7:1，例如近似为10:1。例如，脊部的宽度d1可以在至少25nm和至多60nm之间，并且脊部的高度h可以为至少300nm到至多700nm。结果，沟道长度可以增加。因此，可以减少诸如dibl(“漏极感应势垒降低”)的短沟道效应。
60.根据进一步的示例，半导体器件可以附加地包括第二导电类型例如p型的屏蔽结构，其被布置在碳化硅衬底的第一部分中的栅极沟槽下方。屏蔽结构的掺杂浓度可以小于本体接触部分的掺杂浓度。屏蔽结构可以被电连接到本体接触部分。选择这些屏蔽结构的掺杂浓度和横向尺寸，从而其可以完全耗尽屏蔽结构。例如，从沟道区到屏蔽结构的场线可以被偏转。结果，可以进一步减小诸如dibl的短沟道效应。
61.半导体器件可以进一步包括第一导电类型的掩埋调谐结构，其可以被布置在碳化硅衬底的第二部分中的栅极沟槽下方。掩埋调谐结构可以被电连接到漂移区。调谐结构可以进一步修改栅极-漏极和/或栅极-源极电容，并且因此可以改进器件特性。
62.如在上面解释的那样，本体接触部分的下部区可以被形成屏蔽部分。该屏蔽部分可以在深度方向上延伸，以形成超结基础的第二导电类型的掺杂柱。在这种情况下，邻近的掺杂柱之间的间距可以被独立于脊部的间距而优化。例如，本体接触部分的底部部分和碳化硅衬底的第一主表面之间的距离t大于2μm。例如，距离t可以小于30微米。距离t可以取决于半导体器件所使用于的电压等级。
63.根据进一步的示例，本体接触部分可以延伸到晶体管的漏极区。
64.例如，可以在碳化硅衬底的第二部分中形成在第二水平方向上延伸的沟槽。沟槽的侧壁可以被利用第二导电类型的掺杂剂掺杂。根据进一步的示例，沟槽的所有侧壁可以
被利用第二导电类型的掺杂剂掺杂。结果，本体接触部分可以延伸到更深的深度。
65.可以将本体接触部分电连接到源极端子的接触元件可以与将源极区电耦合到源极端子的源极接触在空间上分离开。通过示例的方式，可以将本体接触部分电连接到源极端子的接触元件之一的导电材料可以不同于将源极区电耦合到源极端子的源极接触的导电材料。术语“接触元件的导电材料”和“源极接触的导电材料”特别指代形成与碳化硅的欧姆接触并且直接与碳化硅材料相邻的导电材料。因此，在接触元件或源极接触包括不同材料的层堆叠的情况下，与碳化硅材料直接接触的导电材料可以是不同的。因此，用于形成与第一导电类型的碳化硅材料的欧姆接触的导电材料和用于形成与第二导电类型的碳化硅材料的欧姆接触的导电材料可以不同。作为结果，可以独立地优化与第一导电类型和第二导电类型的碳化硅材料的欧姆接触，以便改进相应的欧姆接触的质量。
66.接触元件和源极接触的进一步的层可以是相同或不同的。
67.根据进一步的示例，栅极电极可以包括在栅极沟槽的下部分中的第一导电材料的第一子层和被形成在第一子层上方的第二导电材料的第二子层，第二导电材料具有比第一导电材料小的电阻率。例如，第一子层可以存在于栅极沟槽的相邻于沟道区的部分中。第一导电材料可以是例如多晶硅或包括多晶硅。第二导电材料可以是或者包括例如金属或导电金属氧化物。
68.根据进一步的示例，栅极电极可以包括单个导电材料，例如，多晶硅、金属或导电金属氧化物。
69.一种制造包括晶体管的半导体器件的方法，可以包括在碳化硅衬底的第一部分中形成栅极沟槽。栅极沟槽可以在第一水平方向上延伸，并且可以将碳化硅衬底的第一部分图案化为脊部。方法可以进一步包括在栅极沟槽中形成栅极电极。方法可以包括形成第一导电类型的源极区、第二导电类型的沟道区和第一导电类型的漂移区。源极区、沟道区和漂移区的一部分可以被形成在脊部中。从源极区到漂移区的电流路径可以在碳化硅衬底的深度方向上延伸。方法可以进一步包括在碳化硅衬底的第二部分中形成第二导电类型的本体接触部分，第二部分与第一部分相邻。第二部分可以在与第一水平方向相交的第二水平方向上延伸。方法可以进一步包括将本体接触部分电连接到沟道区。本体接触部分可以被形成以便在碳化硅衬底的深度方向上延伸到栅极沟槽的底部侧下方的部分，并且以便与漂移区直接相邻。
70.例如，形成栅极沟槽可以包括所谓的双图案化方法以形成硬掩模层的小尺寸部分。例如，形成栅极沟槽可以包括在碳化硅衬底上形成骨架硬掩模层并且将骨架硬掩模层图案化为条带图案。方法可以进一步包括在图案化的骨架硬掩模上共形地形成硬掩模层，并且各向异性地蚀刻硬掩模层以移除硬掩模层的水平部分并且保持硬掩模层的竖向部分，由此获得硬掩模。方法可以进一步包括移除骨架硬掩模，蚀刻未被硬掩模覆盖的碳化硅衬底的部分，以及移除硬掩模的剩余部分。
71.例如，硬掩模层可以被形成为具有小于100nm(例如小于50nm，例如大约10nm)的厚度。通过示例的方式，共形地形成硬掩模层可以包括执行原子层沉积(“ald”)方法。
72.可以选择硬掩模层的材料，以便相对于碳化硅和骨架硬掩模层的材料是选择性地可蚀刻的。通过示例的方式，硬掩模层可以包括氧化硅，其可以例如被通过高度各向异性的干法蚀刻处理蚀刻。
73.骨架硬掩模层可以包括可以使用湿法蚀刻处理蚀刻的多晶硅。
74.在形成栅极沟槽之后，可以相邻于脊部的侧壁形成栅极电介质。例如，可以使用(多个)相同的处理方法在碳化硅衬底的第一部分和第二部分中形成栅极电介质。结果，第一部分中的栅极电介质的层厚度可以与第二部分中的栅极电介质的层厚度相同。根据进一步的示例，可以修改处理，例如通过在第二部分中执行附加的处理步骤。由于该修改，第一部分中的栅极电介质的所得到的层厚度可以与第二部分中的栅极电介质的层厚度不同。栅极电介质的层厚度可以影响栅极-源极电容，并且因此影响例如开关速度。因此，通过改变第二部分中的栅极电介质的层厚度，可以进一步修改半导体器件的特性。
75.根据进一步的示例，包括晶体管的半导体器件可以包括被布置在栅极沟槽中的栅极电极，栅极沟槽被形成在碳化硅衬底中并且在第一水平方向上延伸。栅极沟槽可以将碳化硅衬底图案化为脊部。晶体管可以进一步包括第一导电类型的源极区、第二导电类型的沟道区、第一导电类型的漂移区和第一导电类型的漏极区。源极区可以被布置在脊部的第一主表面处，漏极区可以被布置在碳化硅衬底的第二主表面处。晶体管可以进一步包括第二导电类型的本体接触部分，其可以被布置在碳化硅衬底的在与第一水平方向相交的第二水平方向上延伸的部分中。本体接触部分可以被电连接到沟道区。本体接触部分可以在碳化硅衬底的深度方向上延伸到栅极沟槽的底部侧下方的部分，并且可以与漂移区直接相邻。
76.漂移区的一部分可以被布置成与脊部的第一主表面相邻。漂移区的进一步的部分可以在碳化硅衬底的深度方向上延伸。例如，漂移区的一部分可以被布置在沟道区下方。漂移区可以延伸到碳化硅衬底的第二主表面处的漏极区。
77.例如，源极区可以被形成在形成于脊部中的凹槽中。第二导电类型的掺杂部分可以例如在沿着第一方向的横截面中与凹槽的侧壁和底部侧相邻。沟道区和本体接触部分可以被布置在掺杂的部分中。
78.图1a示出根据示例的半导体器件10的部分的合并横截面视图。更详细地，图1a的横截面视图的右方部分是在碳化硅衬底的第一部分103中的ii和ii'之间取得的。图1a的横截面视图的左方部分是在碳化硅衬底的第二部分105中的i和i'之间取得的。
79.如在图1b中进一步图示那样，多个第一部分103和第二部分105可以是沿着第一水平方向(例如x方向)布置的。第二部分105可以直接邻近第一部分103。第一部分和第二部分105可以均沿着第二水平方向(例如y方向)延伸。栅极沟槽111被形成在碳化硅衬底的第一部分103中。栅极沟槽111在第一水平方向上延伸。栅极沟槽111将碳化硅衬底100的第一部分103图案化为脊部114。
80.参照图1a，在脊部114的上部分中形成第一导电类型的源极区124。第二导电类型的沟道区122被形成在脊部114的下部分中。漂移区126的一部分被布置在脊部114的底部部分中。
81.漂移区126的进一步的部分被布置在栅极沟槽下方的碳化硅衬底100的下部中。漂移区可以延伸到被布置在碳化硅衬底的第二主表面102处的漏极区125。漏极区125可以是以第一导电类型掺杂的。栅极电极110被布置在栅极沟槽111中。栅极电极110可以被借助于栅极电介质112与沟道区122绝缘。第一部分103中的栅极电介质112的厚度可以与第二部分105中的栅极电介质112的厚度相同。根据进一步的示例，第一部分103中的栅极电介质112
的厚度可以不同于第二部分105中的栅极电介质112的厚度。
82.第二导电类型的本体接触部分121可以被布置在碳化硅衬底的第二部分105中。本体接触部分121被电连接到沟道区122。本体接触部分121在碳化硅衬底的深度方向上延伸到栅极沟槽111的底部侧116下方的部分。本体接触部分121与漂移区126直接相邻。根据示例，本体接触部分121被经由布置在第二部分105中的接触元件128电连接到源极端子130。
83.源极区114可以被连接到源极端子130。漏极区125可以被电连接到漏极端子129。
84.通过对栅极电极110施加合适的电压，可以控制被形成在沟道区122中的沟道的电导率。栅极电极110被借助于绝缘栅极电介质材料112(诸如氧化硅)与沟道区122绝缘。通过控制在沟道区112中形成的沟道的电导率，可以控制从源极区114经由沟道区122到漂移区带126的电流流动。从源极区到漂移区126的电流路径在碳化硅衬底的深度方向上延伸。
85.与沟道区122相比本体接触部分121可以被以更高的掺杂浓度掺杂。沟道区122被经由碳化硅的第二部分105中的本体接触部分121和接触元件128连接到源极端子130。结果，避免否则可能在该区中形成的寄生双极晶体管。
86.如在图1a中进一步示出那样，脊部114具有宽度d1和高度h。例如，栅极电极110可以被部署为与脊部114的至少两侧相邻。根据实施例，针对脊部114的宽度d1，保持以下关系：d1≤4
×
l，其中l指明在栅极电介质层112和沟道区122之间的界面处形成的耗尽区带的长度。例如，每个脊部的宽度可以小于100nm。根据进一步的示例，每个脊部的宽度可以大于20nm。脊部的高度h与宽度d1的高宽比可以大于7:1。
87.由于本体接触部分121在深度方向上延伸到栅极沟槽111的底部侧116下方的部分的事实，栅极电介质层112在器件的断开状态中被保护免受高场影响。更详细地，jfet(结型场效应晶体管)被形成在本体接触部分121和漂移区126之间的界面处。如在图1b中图示那样，由于本体接触部分121沿着与第一水平方向相交的第二水平方向延伸，因此相邻的栅极沟槽之间的间距可以是独立于屏蔽结构的横向延伸而设置的。结果，与jfet屏蔽结构的横向尺寸相比，栅极沟槽的间距可以被减小。因此，可以独立地优化间距和横向尺寸。
88.图1b示出图1a中示出的半导体器件的水平横截面视图。图1b的横截面视图是在图1a中图示的iii和iii'之间取得的。如所示出那样，碳化硅衬底的第一部分103和第二部分105被沿着第一方向交替地布置。栅极沟槽111将碳化硅衬底图案化为脊部114。栅极沟槽111在第一水平方向上延伸。脊部114也在第一水平方向上延伸。
89.如在图1b中图示那样，脊部114可以在第一方向上连续地延伸。接触元件128被布置在碳化硅衬底的第二部分105中的相邻的脊部114之间。因此，接触元件的宽度d可以小于栅极沟槽111的宽度或相邻的脊部114之间的间距。
90.如在图1b中图示那样，脊部114沿着第一方向连续地延伸。
91.根据进一步的实施例，如在图2a中示出那样，脊部114可以在第一方向和第二方向上延伸以形成环或环的一部分。如所示出那样，脊部114可以不存在于第二部分105中的接触区133中。
92.例如，脊部114延伸到碳化硅衬底的第二部分105的边缘部分。然后，它们沿着第二方向延伸，并且再次沿着第一方向延伸到邻近的第二部分105的边缘区。接触元件128可以
被布置在接触区133中，即在相邻的脊部114之间的碳化硅衬底的第二部分105中。
93.如在图2a中进一步图示那样，脊部114可以在碳化硅衬底的相邻的第二部分105之间的中断部分149中被中断。栅极接触123可以被布置在中断部分149中。例如，如在图2a中图示那样，栅极接触123可以被布置以便接触两个相邻的栅极沟槽的栅极电极。根据进一步的示例，可以为一个环提供进一步的中断部分149。结果，栅极接触123可以被形成为在第二方向上延伸。这样的栅极接触可以接触多个栅极沟槽111中的栅极电极。
94.图2b示出在碳化硅衬底100的第一部分103中取得的半导体器件的示例的一部分的横截面视图。如所图示那样，第二导电类型的屏蔽结构113被布置在碳化硅衬底的第一部分103中的栅极沟槽下方。屏蔽结构113的掺杂浓度可以小于本体接触部分121的掺杂浓度。屏蔽结构113被电连接到本体接触部分121。
95.图2c示出半导体器件的进一步的示例的横截面视图。图2c的半导体器件的组件类似于图1a中图示的半导体器件的组件。此外，半导体器件进一步包括第一导电类型的掩埋调谐结构118，其被布置在碳化硅衬底的第二部分105中的栅极沟槽111下方。掩埋调谐结构118被电连接到漂移区126。
96.图2d示出半导体器件的进一步的示例的横截面视图。图2d的半导体器件的组件类似于图1a中图示的半导体器件的组件。此外，与在图1a中图示的相比本体接触部分延伸到更大的深度，并且形成超结结构的掺杂柱。例如，本体接触部分121的底部部分和碳化硅衬底100的第一主表面101之间的距离t可以大于2μm。本体接触部分121可以包括第二部分119，其具有比本体接触部分121的上部分低的掺杂浓度。与第二部分119相比上部分可以具有更小的到脊部的第一主表面101的距离。深度t可以小于30μm。根据该示例，超结基础的p掺杂柱可以被形成在碳化硅衬底的第二部分105中。
97.图2e示出碳化硅衬底的第二部分105的各种横截面视图。在图2e的左方部分中示出的横截面视图的相应的部分被图示在图2e的右方部分中示出的布局视图中。更详细地，在第二方向上延伸的本体接触沟槽131可以被形成在碳化硅衬底的第二部分105中。本体接触沟槽131可以延伸到图2d中图示的深度t。本体接触沟槽131的侧壁可以被掺杂有第二导电类型的掺杂剂。在iii和iii'之间的区中，源极接触127可以被布置在沟槽的上部部分中。栅极电极的材料(例如多晶硅)可以被形成在接触127和脊部114之间(即在iv和iv'之间)的部分中。由于不存在沟道区，被布置在第二部分105中的栅极电极110实现无源栅极电极。在与脊部114相交的部分中，即在v和v'之间，绝缘填充物138被布置在本体接触沟槽131的上部部分中。本体接触沟槽的侧壁132被掺杂有第二导电类型的掺杂剂。因此，实现超结。
98.图2f示出半导体器件的进一步的示例的横截面视图。如所示出那样，栅极电极可以包括第一子层135和第二子层136。例如，第二子层136可以具有比第一子层135高的电导率。例如，第一子层135的材料可以是多晶硅。第二子层136的材料可以是金属层或导电金属氧化物层。作为结果，可以增加栅极电极111的电导率。
99.图3a至图3d图示根据进一步的示例的半导体器件的各种视图。特别是，如将在下面讨论的那样，在图3a至图3d中图示的示例实现水平的或横向的晶体管。图3b是半导体器件的布局视图，其图示图3a、图3c和图3d的横截面视图的位置。
100.图3a的横截面视图是沿着脊部114在第一方向上取得的。如所示出那样，沟道区122被布置成与脊部114的第一主表面101相邻。更详细地，如在图3a中示出那样，沟道区122
被布置在源极区124和漂移区126之间。进一步地，漂移区126的一部分被布置以便与脊部114的第一主表面101相邻。源极区124被形成在由沟道区122和在底部侧处的本体接触部分包围的凹槽中。源极区124被电连接到本体接触部分121。例如，这可以是经由源极接触127实现的，源极接触127可以被形成以便与源极区124和沟道区122重叠。如将参照图3c解释的那样，可以提供分离的接触元件128以将源极接触与本体接触部分121电连接。根据这种实现，源极接触127不必与沟道区122和/或本体接触区121重叠。
101.当对栅极电极施加合适的电压时，在沟道区122中形成导电沟道。作为结果，在源极区124、沟道区122和漂移区126之间形成具有水平分量的电流路径。电流路径被进一步形成在漂移区126和漏极区125之间，并且因此具有竖向分量。
102.被形成在源极区124的底部部分处的本体接触部分121进一步实现用于保护栅极电介质112的屏蔽jfet。
103.图3b的右方部分示出图3a中图示的组件的示意性布局，并且进一步图示横截面视图的方向。以与之前已经描述的对应的方式，栅极沟槽111将碳化硅衬底图案化为脊部114。源极接触127可以被形成以便与源极区124和沟道区122重叠。根据进一步的示例，源极接触127不与沟道区122重叠。以虚线图示用于将本体接触部分121电连接到源极接触127的接触元件128的位置。可以根据参照图3d描述的示例使用这些接触元件128，例如，当源极接触127不与沟道区重叠时。
104.图3b的左方部分示出为说明掺杂分布在v和v'之间取得的水平横截面视图。
105.图3c进一步示出在iii和iii'之间的合并横截面视图。如所示出那样，在iii和iii'之间，脊部114被布置在源极接触127下方，并且在源极接触127和本体接触部分121之间沿着深度方向延伸。源极接触127被经由在深度方向上延伸的接触部分电连接到本体接触部分121。
106.沟道区122被布置在iv和iv'之间。脊部114的宽度d可以是如上面参照图1a解释的那样选取的。
107.图3d示出根据进一步的示例的实现横向或水平晶体管的半导体器件的横截面视图。图3d中图示的元件与图3a中图示的元件相似或相同。与图3a中图示的示例不同，图3d中示出的半导体器件实现超结器件。如所图示那样，与在图3a中图示的相比本体接触部分121延伸到更大的深度，并且以与图2d中图示类似的方式形成超结结构的掺杂柱。
108.以下，将解释制造半导体器件的示例的方法。起始点是可以被掺杂有第一导电类型的掺杂剂的碳化硅衬底100。执行各种注入步骤和激活步骤以便提供不同的掺杂区。更详细地，如在图4a中示出那样，可以对工件进行掺杂以便限定第一部分103和第二部分105。图4a的不同的横截面视图的位置可以例如从图1b取得。
109.形成第二导电类型的掺杂部分137。例如，与在碳化硅衬底的第一部分103中的掺杂部分137相比，掺杂部分137可以在第二部分105中延伸到更深的深度。
110.在下一步骤中，形成多个栅极沟槽111。形成栅极沟槽111以将碳化硅衬底100图案化为脊部114。图4b示出所得到的工件15的示例。如所示出那样，在ii和ii'之间，沟槽111延伸到第二导电类型的掺杂部分137的底部侧下方的位置。在i和i'之间，第二导电类型的掺杂部分137延伸到栅极沟槽111下方的位置。
111.如前面参照图1a讨论的那样，沟槽可以被定尺寸从而脊部114具有非常小的宽度
d。图5a至图5g图示形成其间具有小的脊部114的沟槽111的双图案化方法。用于执行双图案化方法的起始点是图4a中图示的工件15。
112.如在图5a中图示那样，在碳化硅衬底的第一主表面104上形成骨架硬掩模层。将骨架硬掩模层图案化为条带以便形成骨架硬掩模140。图案化的骨架硬掩模140的条带可以例如具有间距s。根据示例，骨架硬掩模140的条带的宽度可以等于相邻的条带之间的距离。根据进一步的示例，骨架硬掩模140的条带的宽度可以与相邻的条带之间的距离不同。
113.图5b示出所得到的工件15的布局视图。如所示出那样，图案化的骨架硬掩模140的条带在第一方向上延伸。条带可以与碳化硅衬底的第二部分105和第一部分103的延伸方向相交。可以选择骨架硬掩模层的材料以便是相对于碳化硅选择性地可蚀刻的。
114.在下一步骤(图5c)中，在所得到的工件15上形成硬掩模层141。硬掩模层141可以是例如使用ald(“原子层沉积”)方法形成的以便获得具有良好限定的层厚度的硬掩模层141。硬掩模层141被形成为共形层以便具有恒定的厚度。例如，硬掩模层141的厚度可以在几十nm的范围内。根据示例，硬掩模层141的厚度可以被选择为大于要形成的脊部的宽度。
115.在下一步骤中，执行间隔物蚀刻方法以便蚀刻硬掩模层141的水平部分。结果，可以获得如图5d中图示的工件15。如所示出那样，硬掩模142现在覆盖图案化的骨架掩模层140的侧壁。
116.在下一步骤中，从工件移除骨架硬掩模层140。结果，可以获得图5e中图示的工件15。如所示出那样，可以在工件的表面上形成具有几十nm宽度的硬掩模142的多个部分。
117.此后，可以使用硬掩模142作为蚀刻掩模来执行蚀刻处理。结果，可以获得图5f中示出的工件15。
118.如所示出那样，由于精确控制硬掩模层141的沉积，所得到的脊部114具有非常小的宽度。
119.此后，可以移除硬掩模142的残留物。结果，可以获得图5g中示出的工件15。如所图示那样，由于硬掩模142已经被形成为骨架硬掩模140的条带上的间隔物，因此现在两个脊部114被形成在骨架掩模140的间距s内。取决于骨架硬掩模140的线的宽度，脊部114的间距可以等于s/2。根据进一步的示例，相邻的脊部之间的距离可以例如在两个不同的值之间交替。
120.可以对工件15施加以下处理，例如在图5g中示出或在图4b中示出的，而不依赖于脊部114的宽度和生产它们的特定方式。
121.在限定脊部114和栅极沟槽111之后，可以执行进一步的处理步骤。例如，可以在碳化硅衬底100的第一部分103和第二部分105中以相同的方式处理栅极沟槽。可以形成电介质层143。例如，可以共形地形成电介质层143。根据示例，可以以相同的方式在碳化硅衬底100的第一部分103和第二部分105中形成电介质层143。结果，在碳化硅衬底100的第一部分和第二部分中电介质层143的层厚度可以相同。根据进一步的示例，用于在第一部分中形成电介质层143的方法可以不同于用于在第二部分105中形成电介质层143的方法，造成不同的层厚度。
122.进一步地，可以形成例如多晶硅的导电层144，以便填充栅极沟槽111。可以执行凹陷步骤以便使导电层144的上部分凹陷。图6a示出所得到的工件15的示例。
123.之后，可以在第二部分105中形成接触开口146，并且可以沉积层间电介质材料
145。例如，层间电介质材料145可以包括氧化硅、氮化硅或这些材料的组合。如在图6b中示出那样，结果，接触开口146被填充有层间电介质材料145。进一步地，工件的上表面现在覆盖有层间电介质材料145。
124.此后，形成第二接触开口151。特别是，形成第二接触开口151以便暴露在碳化硅衬底的第一部分103中的脊部114的表面。此外，在碳化硅衬底的第二部分105中蚀刻第二接触开口151。图6c示出所得到的工件15的示例。
125.此后，如在图6d中图示那样，可以形成源极金属层147以便提供与碳化硅衬底的第一部分103中的源极区124的电接触。此外，源极金属层147可以被形成在第二部分105上，以便电接触第二导电类型的掺杂部分137。
126.可以执行一般已知的进一步的处理步骤，以便完成上面已经描述的半导体器件。
127.如上面已经解释的那样，可通过附加地形成具有更高电导率的栅极电极的第二子层来增加栅极电极110的电导率。例如，从图6a中示出的工件15开始，可以在工件15上形成栅极金属层148。
128.图7a示出所得到的结构的示例。如所示出那样，栅极金属层148被形成以便与形成在栅极沟槽111中的多晶硅层144接触。
129.此后，栅极金属层148被图案化。根据示例，栅极金属层148被图案化以便存在于碳化硅衬底103的第一部分103和第二部分105中。根据进一步的示例，栅极金属层148可以被图案化以仅存在于碳化硅衬底的第一部分103或第二部分105中的一个中。
130.图7b示出所得到的工件的示例。此后，在碳化硅衬底的第二部分105中形成接触开口146。接触开口146延伸到第二导电类型的掺杂部分137。
131.图7c示出所得到的工件15的示例。此后，形成层间电介质145以填充接触开口146以及栅极金属层148的相邻的图案化部分之间的空间。
132.图7d示出所得到的工件的示例。如所看到那样，由于接触开口146和相邻的电介质层，在碳化硅衬底的第二部分105中提供栅极金属层148可能是复杂的。另一方面，由于第二部分105中的导电结构的窄的宽度，栅极金属层148可以极大地改进第二部分105中的栅极电极的电导率。然而，如将清楚地理解的那样，根据示例，栅极金属层148可以仅存在于第一部分103中，并且可以被从碳化硅衬底的第二部分105中省略。
133.此后，可以执行已经参照图6c和图6d解释的进一步的处理步骤。
134.图8a至图8d图示可以根据其制造图2a中示出的示例的处理步骤。从图5a和图5b中图示的工件开始，骨架硬掩模140的线可以被在碳化硅衬底的第二部分105中断。
135.图8a示出所得到的工件15的示例。此后，形成硬掩模层141，接着以与参照图5d描述的类似方式进行间隔物蚀刻处理以形成硬掩模142。结果，硬掩模142包围骨架硬掩模140的矩形部。在移除骨架硬掩模140之后，执行与已参照图5f描述的类似的蚀刻处理以便限定栅极沟槽114。
136.图8b示出当使用骨架硬掩模140的中断的线来限定用于图案化栅极沟槽111的掩模时的工件15的示例。如在图8b中图示那样，可以形成脊部114的封闭的环。脊部114延伸到碳化硅衬底的第二部分105的边缘区。
137.此后，如在图8c中示出那样，可以通过蚀刻脊部114的部分来形成中断部分149。作为结果，脊部114在环的至少一个部分处被中断。例如，中断部分149可以被布置从而相邻的
环的中断部分149彼此面对。
138.图8c示出所得到的结构的示例。如将清楚地理解的那样，可以形成附加的中断部分149。
139.此后，可以在碳化硅衬底的第二部分105中形成接触元件128。进一步地，可以在稍后的处理阶段中在脊部的环的中断部分149中形成栅极接触(未图示)。
140.图9a总结根据示例的方法。一种制造包括晶体管的半导体器件的方法可以包括在碳化硅衬底的第一部分中形成(s100)栅极沟槽，栅极沟槽在第一水平方向上延伸并且将碳化硅衬底的第一部分图案化为脊部。方法可以进一步包括：在栅极沟槽中形成(s110)栅极电极；形成(s120)第一导电类型的源极区、第二导电类型的沟道区和第一导电类型的漂移区，源极区、沟道区和漂移区的一部分被形成在脊部中，从源极区到漂移区的电流路径在碳化硅衬底的深度方向上延伸。方法可以附加地包括在碳化硅衬底的第二部分中形成(s130)第二导电类型的本体接触部分，第二部分与第一部分相邻，第二部分在与第一水平方向相交的第二水平方向上延伸，包括将本体接触部分电连接到沟道区，本体接触部分被形成以便在碳化硅衬底的深度方向上延伸到栅极沟槽的底部侧下方的部分并且以便与漂移区直接相邻。
141.图9b总结用于形成(s100)栅极沟槽的处理的实现。形成(s100)栅极沟槽可以包括在碳化硅衬底上形成(s101)骨架硬掩模层并且将骨架掩模层图案化(s102)为条带图案。方法可以进一步包括在图案化的骨架硬掩模层上共形地形成(s103)硬掩模层。方法可以附加地包括各向异性地蚀刻(s104)硬掩模层以移除硬掩模层的水平部分并且保持硬掩模层的竖向部分，由此获得硬掩模，并且移除(s105)骨架硬掩模。方法可以进一步包括蚀刻(s106)碳化硅衬底的未被硬掩模覆盖的部分，以及移除(s107)硬掩模的剩余部分。
142.连同先前描述的示例和各图中的一个或多个一起提及和描述的方面和特征也可以与其它示例中的一个或多个组合，以便替代其它示例的类似特征或者以便向其它示例附加地引入特征。
143.虽然在此已经图示和描述具体实施例，但是本领域普通技术人员将领会，在不脱离本发明的范围的情况下，各种替换的和/或等同的实现可以代替所示出和描述的具体实施例。本技术旨在覆盖在此讨论的具体实施例的任何适配或变化。因此，意图的是本发明仅受权利要求及其等同物限制。