半导体器件的制作方法、存储器及其制作方法与流程

1.本公开实施例涉及半导体技术领域，尤其涉及一种半导体器件的制作方法、存储器及其制作方法。


背景技术：

2.晶体管在存储器中被广泛地用作选择器件或驱动器件。例如，存储阵列中的选择晶体管或外围电路中的驱动晶体管等。
3.随着存储器的集成度和位密度的提高，晶体管的特征尺寸逐渐减小，导致晶体管的制作工艺复杂且性能降低。


技术实现要素：

4.根据本公开实施例的第一方面，提供一种半导体器件的制作方法，包括：
5.在半导体结构中形成沟槽；其中，所述沟槽的底部位于所述半导体结构内；
6.在所述沟槽内填充第一掺杂材料，形成第一掺杂层；其中，所述第一掺杂层覆盖所述沟槽侧壁的第一区域，沿垂直于所述半导体结构的第一方向，所述第一区域的尺寸小于所述沟槽侧壁的尺寸；
7.对所述半导体结构进行热处理；其中，在所述热处理过程中，所述第一掺杂层的掺杂粒子扩散进入所述第一区域，形成所述半导体器件的第一掺杂区。
8.根据本公开实施例的第二方面，提供一种存储器的制作方法，所述存储器的存储单元包括半导体器件和电容，所述存储器的制作方法包括：
9.上述任一实施例中所述的半导体器件的制作方法；
10.形成与所述半导体器件电连接的所述电容。
11.根据本公开实施例的第三方面，提供一种存储器的制作方法，包括：
12.上述任一实施例中所述的半导体器件的制作方法；
13.形成与所述半导体器件电连接的存储单元。
14.根据本公开实施例的第四方面，提供一种存储器，所述存储器包括半导体器件；所述半导体器件包括：
15.沿第一方向并列的第一掺杂区、沟道和第二掺杂区；其中，所述第一掺杂区的表面包括多个第一子掺杂区，所述沟道的表面包括多个子沟道区，所述第二掺杂区的表面包括多个第二子掺杂区；任意两个所述第一子掺杂区之间的掺杂浓度的差值、任意两个所述子沟道区之间的掺杂浓度的差值和任意两个所述第二子掺杂区之间的掺杂浓度的差值中的至少一个小于预设值。
16.根据本公开实施例的第五方面，提供一种存储器系统，包括：
17.上述任一实施例中所述的存储器，被配置为存储数据；
18.存储器控制器，耦合至所述存储器，被配置为控制所述存储器。
19.本公开实施例中，通过在沟槽内填充第一掺杂材料，形成第一掺杂层，在对半导体
结构进行热处理的过程中，由于第一掺杂层的掺杂粒子扩散进入第一区域，形成第一掺杂区，第一掺杂区可作为晶体管的源极或漏极，使得晶体管的源极或漏极的掺杂难度降低，晶体管的制作工艺简单。
20.并且，掺杂粒子通过扩散的方式进入第一区域，可使得掺杂粒子分布较为均匀、深度较深的目标掺杂区域也可以被掺杂以及产生位错、层错缺陷的概率降低，晶体管的漏电减少，有利于提高晶体管的性能。
附图说明
21.图1是根据一示例性实施例示出的一种晶体管的剖面图；
22.图2a和图2b是根据一示例性实施例示出的一种晶体管的制作过程示意图；
23.图3是根据本公开实施例示出的一种晶体管的制作方法的流程图；
24.图4至图12是根据本公开实施例示出的一种晶体管的制作过程示意图；
25.图13是根据本公开实施例示出的一种存储器的制作过程示意图；
26.图14是根据本公开实施例示出的另一种存储器的制作过程示意图。
具体实施方式
27.下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
28.在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
29.可以理解的是，本公开的“在
……
上”、“在
……
之上”和“在
……
上方”的含义应当以最宽方式被解读，以使得“在
……
上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
30.在本公开实施例中，术语“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
31.在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。
32.需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
33.晶体管在存储器中被广泛地用作选择元件或驱动元件，例如，动态随机存储器dram的存储单元由一个晶体管和一个电容组成。随着存储器的特征尺寸减小，存储器的架构从8f2转变为6f2，导致晶体管存在漏电问题。为了解决漏电问题，晶体管从平面(planar)晶体管逐渐演变为凹陷栅极(recess gate)晶体管、埋入栅极鳍式(buried saddle fin)晶
体管。
34.随着存储器的特征尺寸进一步减小，存储器的架构将转变为4f2，一种可以实现4f2架构存储器的方案是设计垂直晶体管。图1是根据一示例性实施例示出的一种晶体管100的剖面图，参照图1所示，晶体管100包括沟道101、源极102、漏极103、栅极104以及位于沟道101和栅极104之间的栅介质层。
35.在晶体管100中，由于源极102、沟道101和漏极103沿竖直方向(即z方向)并列设置，源极102和沟道101的掺杂将变得困难，特别是源极102。并且，为了减少晶体管的漏电，应保证源极102与栅极104之间的重叠部分以及漏极103与栅极104之间的重叠部分要小，如何更好地控制源极102和漏极103的掺杂也是一个难点。
36.图2a和图2b是根据一示例性实施例示出的一种晶体管的制作过程示意图。先对半导体结构101的顶部掺杂，形成晶体管的漏极103，如图2a所示；再形成覆盖漏极103的基板105，倒置基板105，使得半导体结构101的底部朝上，减薄半导体结构101的底部后对半导体结构101的底部掺杂，形成晶体管的源极102，如图2b所示。
37.采用上述掺杂方法虽然可制作垂直晶体管，但该掺杂方法会造成掺杂粒子分布不均匀、深度较深的目标掺杂区域难以被掺杂以及掺杂粒子穿过硅晶格产生位错、层错缺陷等，导致晶体管的漏电增加。
38.并且，底部掺杂会因为减薄厚度的差异带来很大的差异，顶部掺杂会因为掺杂能量较大以及后续的热处理带来很大的差异，导致存储器中晶体管的差异较大。
39.此外，上述方案需要额外使用基板、倒置基板、减薄半导体结构后从底部掺杂，导致晶体管的制作工艺变得复杂。
40.有鉴于此，本公开实施例提供一种半导体器件的制作方法。
41.图3是根据本公开实施例示出的一种半导体器件的制作方法的流程图。参照图3所示，该制作方法至少包括以下步骤：
42.s100：在半导体结构中形成沟槽；其中，沟槽的底部位于半导体结构内；
43.s200：在沟槽内填充第一掺杂材料，形成第一掺杂层；其中，第一掺杂层覆盖沟槽侧壁的第一区域，沿垂直于半导体结构的第一方向，第一区域的尺寸小于沟槽侧壁的尺寸；
44.s300：对半导体结构进行热处理；其中，在热处理过程中，第一掺杂层的掺杂粒子扩散进入第一区域，形成半导体器件的第一掺杂区。
45.本公开实施例中，通过在沟槽内填充第一掺杂材料，形成第一掺杂层，在对半导体结构进行热处理的过程中，由于第一掺杂层的掺杂粒子扩散进入第一区域，形成第一掺杂区，第一掺杂区可作为晶体管的源极或漏极，使得晶体管的源极或漏极的掺杂难度降低，晶体管的制作工艺简单。
46.并且，掺杂粒子通过扩散的方式进入第一区域，可使得掺杂粒子分布较为均匀、深度较深的目标掺杂区域也可以被掺杂以及产生位错、层错缺陷的概率降低，晶体管的漏电减少，有利于提高晶体管的性能。
47.此外，本公开实施例提供的制作方法无需减薄半导体结构后从底部掺杂，可使得存储器中晶体管的差异较小，由于无需使用基板，也无需倒置基板、减薄半导体结构后从底部掺杂，有利于简化晶体管的制作工艺和降低制作成本。
48.图4至图12是根据本公开实施例示出的一种半导体器件的制作过程示意图。下面
将结合图3、图4至图12对本公开实施例提供的半导体器件的制备方法进行详细地说明。
49.首先，执行步骤s100：在半导体结构中形成沟槽；其中，沟槽的底部位于半导体结构内。
50.在一示例中，半导体结构可以是硅衬底，通过向下刻蚀硅衬底，形成如图4所示的沟槽203，刻蚀工艺包括但不限于干法刻蚀、湿法刻蚀或其组合。图4示出了刻蚀后的半导体结构201的剖视图和沿图4中虚线的切面图，参照图4所示，半导体结构201包括本体部分和从本体凸出的凸出部分，沟槽203位于相邻的两个凸出部分之间。
51.在另一示例中，半导体结构还可以是复合结构，例如，沿z方向堆叠的第一膜层和第二膜层，通过向下刻蚀第二膜层，可形成底部位于第二膜层中或者底部显露第一膜层表面的沟槽，进一步地，通过向下刻蚀第一膜层，可形成底部位于第一膜层中的沟槽。第二膜层的组成材料包括单质半导体材料(例如硅、锗)、
ⅲ‑ⅴ
族化合物半导体材料、
ⅱ‑ⅵ
族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料，第一膜层的组成材料可以是半导体材料，还可以是电介质材料，例如，氧化硅、氮化硅或氮氧化硅等。
52.在刻蚀半导体结构前，可通过薄膜沉积工艺形成覆盖半导体结构的掩膜材料层，通过涂胶工艺形成覆盖掩膜材料层的光刻胶层，通过曝光、显影工艺形成图案化的光刻胶层，根据光刻胶层中的图案刻蚀掩膜材料层，形成如图4所示的掩膜层202，根据掩膜层202向下刻蚀半导体结构。薄膜沉积工艺包括但不限于化学气相沉积工艺、等离子体增强化学气相沉积工艺、原子层沉积工艺或其组合。
53.然后，执行步骤s200：在沟槽内填充第一掺杂材料，形成第一掺杂层；其中，第一掺杂层覆盖沟槽侧壁的第一区域，沿垂直于半导体结构的第一方向，第一区域的尺寸小于沟槽侧壁的尺寸。例如，通过薄膜沉积工艺向沟槽203中填充第一掺杂材料，形成如图7所示的第一掺杂层205，第一掺杂层205覆盖沟槽侧壁的第一区域201a，沿z方向，第一区域201a的尺寸h1小于沟槽侧壁的尺寸h。第一掺杂层205的组成材料包括掺磷二氧化硅或者掺磷多晶硅。
54.应当理解的是，半导体结构201包括第一区域201a，第一区域201a用于定义后续半导体器件的第一掺杂区，半导体器件可以是晶体管，第一掺杂区可以是晶体管的源极或漏极。在本示例中，沿z方向，第一掺杂层205的尺寸基本等于第一区域201a的尺寸h1。本公开中所使用的“第一方向”用“z方向”表示，此后不再赘述。
55.在一些实施例中，上述步骤s200包括：利用第一掺杂材料填满沟槽；去除沟槽内的部分第一掺杂材料，直至沟槽内剩余的第一掺杂材料沿第一方向的尺寸小于沟槽侧壁的尺寸。例如，通过薄膜沉积工艺形成填满沟槽并覆盖掩膜层的第一掺杂材料205’，如图6所示；向下回蚀去除部分第一掺杂材料205’，形成如图7所示的第一掺杂层205。
56.本公开实施例中，通过先利用第一掺杂材料填满沟槽，再回蚀去除部分第一掺杂材料，可保证第一掺杂层覆盖沟槽侧壁的第一区域，有利于保证后续热处理过程中第一掺杂层的掺杂粒子扩散进入第一区域，实现对深度较深的第一区域的掺杂，而无需再减薄半导体结构后从底部掺杂，有利于简化半导体器件的制作工艺。
57.在其他实施例中，可通过控制薄膜沉积工艺的参数，直接形成如图7所示的第一掺杂层205，如此，可减少工艺步骤，节约制作成本。
58.在一些实施例中，上述半导体器件的制作方法还包括：形成覆盖沟槽底部和沟槽
侧壁的保护层；上述步骤s200包括：在包括保护层的沟槽内填充第一掺杂材料，形成第一掺杂层。例如，通过原位水汽生成(in-situ steam generation，issg)工艺形成如图5所示的保护层204。图5示出了形成保护层204后的剖视图和沿图5中虚线的切面图，参照图5所示，保护层204覆盖半导体结构201的凸出部分的侧壁以及半导体结构201的本体部分的表面，保护层204可以是氧化硅。在其它实施例中，还可通过原子层沉积工艺或者氧化工艺形成保护层204。
59.在形成保护层204后，再向沟槽内填充第一掺杂材料205’，图6示出了填充第一掺杂材料205’后的剖视图和沿图6中虚线的切面图，参照图6所示，第一掺杂材料205’填满沟槽并覆盖保护层204和掩膜层202，向下回蚀去除部分第一掺杂材料205’，形成如图7所示的第一掺杂层205，一种实施例中，沿z方向，第一掺杂层205和覆盖沟槽底部的保护层204的尺寸之和等于第一区域201a的尺寸h1，即第一掺杂层205的尺寸小于第一区域201a的尺寸h1。
60.本公开实施例中，先形成覆盖沟槽底部和沟槽侧壁的保护层，再向包括保护层的沟槽内填充第一掺杂材料，在回蚀去除部分第一掺杂材料的过程中，保护层可保护沟槽侧壁显露的半导体结构，有利于减小回蚀工艺对沟槽侧壁显露的半导体结构的损伤。
61.并且，通过原位水汽生成工艺可形成超薄氧化物层(即保护层)，在后续热处理过程中，超薄氧化物层有利于控制第一掺杂层中掺杂粒子的扩散浓度和扩散均匀性，进而提高第一掺杂区内的各区域粒子分布的均匀性。
62.最后，执行步骤s300：对半导体结构进行热处理；其中，在热处理过程中，第一掺杂层的掺杂粒子扩散进入第一区域，形成半导体器件的第一掺杂区。例如，对图7所示的半导体结构进行热处理，在热处理的过程中，第一掺杂层205的掺杂粒子进入第一区域201a，形成如图11所示的第一掺杂区208，第一掺杂区208可作为晶体管的源极或漏极。
63.在一些实施例中，上述半导体器件的制作方法还包括：形成覆盖第一掺杂层205的第一阻挡层206，如图8所示；形成覆盖第一阻挡层206的第二掺杂层207；其中，第二掺杂层207覆盖沟槽侧壁的第二区域201b，如图10所示；沿第一方向，第一掺杂层205、覆盖第一掺杂层的第一阻挡层206和第二掺杂层207的尺寸之和小于沟槽203侧壁的尺寸h；第二掺杂层207的掺杂类型与第一掺杂层205的掺杂类型不同；上述步骤s300包括：对包括第一掺杂层205、第一阻挡层206和第二掺杂层207的半导体结构进行热处理；其中，在热处理过程中，第二掺杂层207的掺杂粒子扩散进入沟槽侧壁的第二区域201b，形成半导体器件的沟道209，如图11所示。
64.参照图8所示，第一阻挡层206覆盖第一掺杂层205、保护层204和掩膜层202，第一阻挡层206的组成材料包括氧化物，例如，氧化硅等。第一阻挡层206可采用原子层沉积工艺形成，有利于控制第一阻挡层206的厚度，保证后续热处理过程中第二掺杂层的掺杂粒子扩散进入第二区域，实现对第二区域的掺杂。
65.在形成第一阻挡层206后，向沟槽内填充第二掺杂材料207’，如图9所示，第二掺杂材料207’填满沟槽并覆盖第一阻挡层206；向下回蚀去除部分第二掺杂材料207’，形成如图10所示的第二掺杂层207。参照图10所示，沿z方向，第一掺杂层205、覆盖第一掺杂层的第一阻挡层206和第二掺杂层207的尺寸之和小于或等于第一区域的尺寸h1和第二区域201b的尺寸h2之和，第一区域的尺寸h1和第二区域201b的尺寸h2之和小于沟槽203侧壁的尺寸h。
66.在一些实施例中，第一区域和第一掺杂层之间的介质层的厚度小于第二区域和第
二掺杂层之间的介质层的厚度。例如，参照图10所示，第一区域和第一掺杂层之间的介质层可以是位于第一区域和第一掺杂层之间的保护层，第二区域和第二掺杂层之间的介质层可以是位于第二区域和第二掺杂层之间的保护层和第一阻挡层的复合膜层。
67.在一些实施例中，第一掺杂层205可以是p型掺杂，第二掺杂层207可以是n型掺杂。在另一些实施例中，第一掺杂层205可以是n型掺杂，第二掺杂层207可以是p型掺杂。本公开在此不做限制。
68.应当理解的是，半导体结构201还包括第二区域201b，第二区域201b用于定义后续半导体器件的沟道。在本示例中，沿z方向，覆盖第一掺杂层的第一阻挡层206和第二掺杂层207的尺寸之和基本等于第二区域201b的尺寸h2。
69.对图10所示的半导体结构进行热处理，在高温下使第一掺杂层205和第二掺杂层207中的掺杂粒子扩散并激活，其中，第一掺杂层205的掺杂粒子进入第一区域201a，形成如图11所示的第一掺杂区208；第二掺杂层207的掺杂粒子扩散进入第二区域201b，形成如图11所示的沟道209。需要说明的是，由于第二区域201b和第二掺杂层207之间形成有保护层204和第一阻挡层206，可实现对沟道209的轻掺杂。
70.在一些实施例中，第一掺杂材料205’包括掺磷二氧化硅或者掺磷多晶硅；和/或，第二掺杂层207的组成材料包括掺硼二氧化硅或者掺硼多晶硅。在一具体示例中，第一掺杂材料205’/第一掺杂层205可以是磷硅玻璃psg，第二掺杂材料207’/第二掺杂层207可以是硼硅玻璃bsg。
71.需要说明的是，磷硅玻璃psg由于具有良好的填充性，在利用第一掺杂材料填充沟槽的过程中，可较好地填充沟槽，减少第一掺杂层中出现空隙的概率，并且，磷硅玻璃psg在温度大于750℃时处于流动态，回蚀去除部分磷硅玻璃psg的工艺难度较低，通过回蚀去除部分第一掺杂材料，可将第一掺杂层调整至预设高度，例如，覆盖第一区域的高度。
72.类似地，硼硅玻璃bsg由于具有良好的填充性，在利用第二掺杂材料填充沟槽的过程中，可较好地填充沟槽，减少第二掺杂层中出现空隙的概率，并且，硼硅玻璃bsg在温度大于750℃时处于流动态，回蚀去除部分硼硅玻璃bsg的工艺难度较低，通过回蚀去除部分第二掺杂材料，可将第二掺杂层调整至预设高度，例如，覆盖第二区域的高度。
73.本公开实施例中，通过在第一掺杂层和第二掺杂层之间形成第一阻挡层，第一掺杂层和第二掺杂层可同时进行热处理，有利于简化半导体器件的制作工艺，减少制作工序，节约制作成本。并且，由于第二区域和第二掺杂层之间形成有保护层和第一阻挡层，可使得第二区域和第二掺杂层之间的介质层的厚度大于第一区域和第一掺杂层之间的介质层的厚度，调节掺杂浓度，从而实现对沟道的轻掺杂，提高半导体器件的电性能。
74.在一些实施例中，结合图10所示，上述半导体器件的制作方法还包括：形成覆盖第二掺杂层207的第二阻挡层(图中未示出)；形成覆盖第二阻挡层的第三掺杂层(图中未示出)；其中，第三掺杂层覆盖沟槽侧壁的第三区域201c；第二区域201b位于第一区域和第三区域201c之间；第三掺杂层的掺杂类型与第二掺杂层的掺杂类型不同；上述步骤s300包括：对包括第一掺杂层205、第一阻挡层206、第二掺杂层207、第二阻挡层和第三掺杂层的半导体结构进行热处理；其中，在热处理过程中，第三掺杂层的掺杂粒子扩散进入沟槽侧壁的第三区域201c，形成半导体器件的第二掺杂区210，如图11所示。
75.第二阻挡层的组成材料可与第一阻挡层的组成材料类似，此处不再赘述。
76.第三掺杂层的组成材料包括掺磷二氧化硅或者掺磷多晶硅。第三掺杂层的掺杂类型可与第一掺杂层的掺杂类型相同，例如，第一掺杂层205和第三掺杂层为p型掺杂，第二掺杂层207为n型掺杂；或者，第一掺杂层205和第三掺杂层为n型掺杂，第二掺杂层207为p型掺杂。第三掺杂层中掺杂粒子的浓度与第一掺杂层中掺杂粒子的浓度可以相同或者不同，本公开在此不做限制。
77.应当理解的是，半导体结构201还包括第三区域201c，第三区域201c用于定义后续半导体器件的第二掺杂区，第二掺杂区可以是晶体管的漏极或源极。在本示例中，沿z方向，第二阻挡层和第三掺杂层的尺寸之和基本等于第三区域201c的尺寸h3，第一区域、第二区域和第三区域的尺寸之和基本等于沟槽侧壁的尺寸，即h1+h2+h3＝h。
78.本公开实施例中，通过在第二掺杂层和第三掺杂层之间形成第二阻挡层，第一掺杂层、第二掺杂层和第三掺杂层可同时进行热处理，有利于简化半导体器件的制作工艺，减少制作工序，节约制作成本。
79.在一些实施例中，结合图10所示，上述半导体器件的制作方法还包括：对沟槽侧壁的第三区域201c进行离子注入；其中，第二区域201b位于第一区域和第三区域201c之间；第三区域201c的掺杂类型与第二掺杂层的掺杂类型不同；上述步骤s300包括：在进行离子注入后，进行热处理，第三区域201c的离子活化，形成半导体器件的第二掺杂区210，如图11所示。
80.在一些实施例中，注入第三区域的离子的类型与第二掺杂层中掺杂粒子的类型不同，注入第三区域的离子的类型与第一掺杂层中掺杂粒子的类型相同。
81.本公开实施例中，通过对第三区域进行离子注入，在热处理的过程中，可使得注入第三区域的离子活化，从而形成半导体器件的第二掺杂区，第二掺杂区可作为晶体管的漏极或源极，使得晶体管的漏极或源极的掺杂难度降低，晶体管的制作工艺简单。
82.在一些实施例中，参照图11所示，第一掺杂区208的掺杂浓度大于沟道209的掺杂浓度；第二掺杂区210的掺杂浓度大于沟道209的掺杂浓度。
83.在一些实施例中，上述半导体器件的制作方法还包括：在热处理后，去除沟槽内剩余的第一掺杂层205、第一阻挡层206和第二掺杂层207。例如，在热处理后，去除图11中所示的第二掺杂层207、第一阻挡层206、第一掺杂层205和保护层204，形成如图12所示的结构，形成覆盖沟道209的栅氧化层；形成覆盖栅氧化层的导电层。
84.在另一些实施例中，可去除部分沟槽内剩余的第一掺杂层205、第一阻挡层和第二掺杂层，保留另一部分沟槽内剩余的第一掺杂层205、第一阻挡层和第二掺杂层，形成覆盖沟道209的栅氧化层；形成覆盖栅氧化层的导电层211，形成如图13所示的结构，导电层211覆盖栅氧化层相对远离保留的第一掺杂层205的侧壁。以第一掺杂层205为掺磷二氧化硅为例，在热处理后，第一掺杂层205中的磷粒子进入第一区域，保留的第一掺杂层、第一阻挡层和第二掺杂层可作为隔离层，用于电隔离相邻的两个晶体管。
85.栅氧化层的材料包括氧化硅、氮化硅或氮氧化硅等，导电层的材料的材料导电材料，例如，单晶硅、多晶硅、掺杂单晶硅、掺杂多晶硅、钨、铜、铝、铂、钛或钌等。
86.在一些实施例中，在进行热处理后，形成覆盖栅氧化层的导电层，可减小热处理过程中的高温对导电层的影响。
87.在一些实施例中，沟道209在xy平面的投影的形状包括：圆形、椭圆形，矩形或方形
等。
88.在一些实施例中，半导体器件包括晶体管，晶体管包括以下至少之一：全环绕栅晶体管；三栅晶体管；双栅晶体管；单栅晶体管。例如，导电层仅覆盖栅氧化层的一个侧面，晶体管为单栅晶体管；导电层覆盖栅氧化层的两个侧面(包括相对的两个侧面或相邻的两个侧面)，晶体管为双栅晶体管；导电层覆盖栅氧化层的三个侧面，晶体管为三栅晶体管；导电层覆盖栅氧化层的四个侧面，晶体管为全环绕栅晶体管。在实际应用中，可根据设计需求进行选择，本公开在此不作限制。优选地，晶体管为全环绕栅晶体管，如此，可增大导电层对晶体管的沟道的控制能力。
89.可以理解的是，在本示例中，先掺杂形成晶体管的源极、沟道和漏极，再形成晶体管的栅氧化层和栅极(即导电层)。在其它实施例中，还可先形成晶体管的栅氧化层和栅极，再掺杂形成晶体管的源极、沟道和漏极。
90.在一些实施例中，上述半导体器件的制作方法还包括：形成覆盖沟槽侧壁的栅氧化层；其中，栅氧化层覆盖沟槽侧壁的第二区域；在沟槽内，形成覆盖栅氧化层的导电层；上述步骤s200包括：在包括导电层的沟槽内填充第一掺杂材料，形成第一掺杂层；其中，沿第一方向，沟槽侧壁包括并列设置的第一区域、第二区域和第三区域，第一掺杂层覆盖第一区域、第二区域和第三区域，导电层位于第一掺杂层和第二区域之间；
91.上述步骤s300包括：对包括第一掺杂层205和导电层的半导体结构201进行热处理；其中，在热处理过程中，第一掺杂层205的掺杂粒子扩散进入第一区域和第三区域，形成半导体器件的第一掺杂区和第二掺杂区。
92.在形成如图4所示的沟槽203后，形成覆盖第二区域201b的栅氧化层(图中未示出)，形成覆盖栅氧化层的导电层211，如图14所示，向形成有栅氧化层和导电层211的沟槽中填充第一掺杂材料，形成如图14所示的第一掺杂层205，第一掺杂层205覆盖第一区域201a、第二区域201b和第三区域201c，栅氧化层和导电层211位于第二区域201b和第一掺杂层205之间。这里，沿z方向，第一掺杂层205的尺寸基本等于沟槽的尺寸h。
93.对图14所示的半导体结构进行热处理，在高温下使第一掺杂层205中的掺杂粒子扩散并激活，其中，第一掺杂层205的掺杂粒子分别扩散进入第一区域201a和第三区域201c，形成如图14所示的第一掺杂区208以及第二掺杂区210。需要说明的是，由于第二区域201b和第一掺杂层205之间形成有栅氧化层和导电层211，栅氧化层和导电层211可阻挡第一掺杂层205中的掺杂粒子进入沟道209，从而实现对第一区域和第三区域的同时掺杂。
94.可以理解的是，在本示例中，先形成半导体器件的栅氧化层和栅极(即导电层)，再掺杂形成半导体器件的第一掺杂区、沟道和第二掺杂区。并且，在热处理之后，沟槽内剩余的第一掺杂层205可保留作为隔离层，用于电隔离相邻的两个晶体管。
95.本公开实施例还提供一种存储器的制作方法，存储器的存储单元包括半导体器件和电容，存储器的制作方法包括：
96.上述任一实施例中的半导体器件和的制作方法；
97.形成与半导体器件和电连接的电容。
98.参照图13或图14所示，在完成晶体管的制作后，形成与晶体管电连接的电容212，例如，电容212通过导电接触与第二掺杂区210电连接；形成与晶体管电连接的位线213，例如，位线213与第一掺杂区208电连接。在本示例中，导电层211可作为存储器的字线。
99.可以理解的是，在本示例中，晶体管和电容构成存储器的存储单元，晶体管用作选择元件，通过对字线施加电压，以控制晶体管的导通或关断，位线用于在晶体管导通时，对电容执行读取或写入操作。这里，位线与字线之间电隔离。本示例中，存储器可以是动态随机存储器或铁电存储器。
100.本公开实施例还提供另一种存储器的制作方法，存储器的制作方法包括：
101.上述任一实施例中的半导体器件的制作方法；
102.形成与半导体器件电连接的存储单元。
103.在本示例中，晶体管用作外围电路中的驱动元件，通过形成与晶体管电连接的存储单元，可驱动存储单元执行相应的读取、写入或擦除操作。
104.本公开实施例还提供一种存储器，存储器包括半导体器件；半导体器件包括：
105.沿第一方向并列的第一掺杂区、沟道和第二掺杂区；其中，第一掺杂区的表面包括多个第一子掺杂区，沟道的表面包括多个子沟道区，第二掺杂区的表面包括多个第二子掺杂区；任意两个第一子掺杂区之间的掺杂浓度的差值、任意两个子沟道区之间的掺杂浓度的差值和任意两个第二子掺杂区之间的掺杂浓度的差值中的至少一个小于预设值。
106.第一掺杂区可以是晶体管的源极或漏极，第二掺杂区可以是晶体管的漏极或源极，沟道位于第一掺杂区和第二掺杂区之间。
107.在一些实施例中，任意两个第一子掺杂区之间的掺杂浓度具有第一差值，任意两个子沟道区之间的掺杂浓度的差值具有第二差值，任意两个第二子掺杂区之间的掺杂浓度的差值具有第三差值，第一差值、第二差值以及第三差值可以是一个数值或多个数值的集合，第一差值、第二差值以及第三差值可以小于零、等于零或者大于零。
108.在一些实施例中，第一差值、第二差值和第三差值中的至少一个小于预设值，例如，第一差值小于预设值，有利于保证第一掺杂区表面的多个第一子掺杂区的掺杂浓度分布较为均匀；和/或，第二差值小于预设值，有利于保证沟道表面的多个子沟道区的掺杂浓度分布较为均匀；和/或，第三差值小于预设值，有利于保证第二掺杂区表面的多个第二子掺杂区的掺杂浓度分布较为均匀。
109.需要说明的是，多个第一子掺杂区用于表示第一掺杂区的表面掺杂浓度相同或者不同的区域，多个子沟道区用于表示沟道区的表面掺杂浓度相同或者不同的区域，多个第二子掺杂区用于表示第二掺杂区的表面掺杂浓度相同或者不同的区域。多个第一子掺杂区、多个子沟道区以及多个第二子掺杂区并不一定是实际划分的区域，即多个第一子掺杂区之间、多个子沟道区之间或多个第二子掺杂区之间并不一定存在明显的区域划分界限。
110.在一些实施例中，预设值的绝对值小于或等于10％。在一具体示例中，预设值可以是3％；在另一具体示例中，预设值可以是1％。可以理解的是，本领域技术人员可根据实际的设计要求合理地设置预设值的大小，本公开在此不做限制。
111.本公开实施例中，通过设置任意两个第一子掺杂区之间的掺杂浓度的差值、任意两个子沟道区之间的掺杂浓度的差值和任意两个第二子掺杂区之间的掺杂浓度的差值中的至少一个小于预设值，可保证第一掺杂区的表面、沟道的表面和第二掺杂区的表面中至少一个的掺杂粒子分布较为均匀，使得晶体管的漏电减少，有利于提高存储器的性能。
112.在一些实施例中，结合图13所示，存储器包括：
113.至少两个半导体器件；
114.隔离层，位于相邻的两个半导体器件之间；
115.半导体器件还包括：
116.栅氧化层，覆盖沟道209的侧壁；
117.导电层211，覆盖栅氧化层相对远离隔离层的侧壁。
118.结合图13所示，隔离层包括经热处理后的第一掺杂层205、第一阻挡层和第二掺杂层。隔离层的组成材料包括：掺磷二氧化硅或掺硼二氧化硅。例如，经热处理后的掺磷二氧化硅以及经热处理后的掺硼二氧化硅。
119.在一些实施例中，隔离层与第一掺杂区、沟道区和第二掺杂区同时形成。
120.在一些实施例中，存储器包括：
121.至少两个半导体器件；
122.隔离层，位于相邻的两个半导体器件之间；
123.半导体器件还包括：
124.栅氧化层，覆盖沟道的侧壁；
125.导电层，覆盖栅氧化层的侧壁；其中，导电层位于栅氧化层与隔离层之间。
126.结合图14所示，隔离层包括经热处理后的第一掺杂层205。隔离层的组成材料包括：掺磷二氧化硅。例如，经热处理后的掺磷二氧化硅。
127.在一些实施例中，隔离层与第一掺杂区和第二掺杂区同时形成。
128.在一些实施例中，存储器包括三维nand存储器或动态随机存储器。半导体器件可以是三维nand存储器的外围电路中的晶体管，也可以是动态随机存储器的外围电路中的晶体管。
129.本公开实施例还提供一种存储器系统，包括：
130.上述实施例中的存储器，被配置为存储数据；
131.存储器控制器，耦合至存储器，被配置为控制存储器。
132.存储器系统可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr)设备、增强现实(ar)设备或者其中具有储存器的任何其他合适的电子设备。
133.在一些实施例中，存储器控制器被设计为用于在低占空比环境中操作，如安全数字(sd)卡、紧凑型闪存(cf)卡、通用串行总线(usb)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。
134.在一些实施例中，存储器控制器被设计为用于在高占空比环境固态硬盘(ssd)或嵌入式多媒体卡(emmc)中操作，ssd或emmc用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。
135.存储器控制器可以被配置为控制存储器的操作，例如读取、擦除和编程操作。存储器控制器还可以被配置为管理关于存储在或要存储在存储器中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器还被配置为处理关于从存储器读取的或者被写入到存储器的数据的纠错码(ecc)。
136.存储器控制器还可以执行任何其他合适的功能，例如，格式化存储器。存储器控制器可以根据特定通信协议与外部设备(例如，主机)通信。例如，存储器控制器可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如usb协议、mmc协议、外围部件互连
(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议等。
137.存储器控制器和一个或多个存储器可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(ufs)封装或emmc封装)中。
138.在一些实施例中，存储器系统还包括：
139.主机，耦合到存储器控制器，被配置为发送或接收数据。
140.主机可以是电子设备的处理器(例如，中央处理单元(cpu))或者片上系统(soc)(例如，应用处理器(ap))。主机可以被配置为将数据发送到存储器。或者，主机可以被配置为从存储器接收数据。
141.以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。