集成芯片及其制造方法与流程

1.本公开实施例是有关于一种半导体装置及其制造方法，且特别关于一种集成芯片及其制造方法。


背景技术：

2.在集成电路(integrated circuits,ics)的制造中，装置在晶圆上形成并通过导电互连层连接。这些导电互连层可以在所谓的中段(middle-of-the-line,mol)制程或后段(back-end-of-line,beol)制程期间形成。中段制程和后段制程的相似之处在于它们都在介电层中形成开口(例如，介电层中的接触孔、沟槽或导孔)，之后以导电材料填充这些开口。中段制程和后段制程的不同之处在于中段制程通常在制造制程中较早发生，并且可以指在装置结构正上方或靠近装置结构(例如，栅极电极或源极/漏极区)上形成接触件的制程；而后段制程通常在制造制程中较晚发生，并且可以指在由中段制程形成的接触件上方形成连续的金属化层和导孔的制程。


技术实现要素：

3.本公开一些实施例提供一种制造集成芯片的方法，包括：在基板上方形成晶体管结构，其中晶体管结构包括一对源极/漏极区以及栅极电极，栅极电极在一对源极/漏极区之间；在一对源极/漏极区上方以及在栅极电极周围形成下层间介电(inter-level dielectric,ild)层；在栅极电极上方形成栅极盖层；执行选择性蚀刻以及沉积制程，以在栅极盖层上形成介电保护层，同时在下层间介电层之中形成接触开口；以及在接触开口之中形成下源极/漏极接触件。
4.本公开另一些实施例提供一种制造集成芯片的方法，包括：在基板上方形成晶体管结构，其中晶体管结构包括一对源极/漏极区以及栅极电极，栅极电极在一对源极/漏极区之间；在基板上方在一对源极/漏极区上方以及在栅极电极周围形成下蚀刻停止层以及下层间介电层，其中下层间介电层包括第一介电材料；凹蚀栅极电极，使得栅极电极的顶表面低于下蚀刻停止层的顶表面；在凹蚀的栅极电极上形成栅极盖层，使得栅极盖层的顶表面与下层间介电层的顶表面对齐，其中栅极盖层包括第二介电材料，第二介电材料不同于第一介电材料；执行选择性蚀刻以及沉积制程，以沿着栅极盖层的顶表面选择性地形成介电保护层，同时选择性地蚀刻下层间介电层以在一对源极/漏极区上方定义接触开口，其中选择性蚀刻以及沉积制程包括在基板上方同时以第一流速流动等离子体蚀刻剂并且以第二流速流动选择性前驱物气体，第二流速小于第一流速；执行去除制程以去除介电保护层；以及在接触开口之中形成下源极/漏极接触件。
5.本公开又一些实施例提供一种集成芯片，包括：晶体管结构，设置在基板上方并且包括一对源极/漏极区以及栅极电极，栅极电极在一对源极/漏极区之间；下层间介电层，设置在一对源极/漏极区上方以及在栅极电极周围，其中栅极电极的顶表面从下层间介电层的顶表面凹陷，其中下层间介电层包括第一介电材料；栅极盖层，设置在栅极电极上，其中
栅极盖层具有顶表面，顶表面与下层间介电层的顶表面对齐，其中栅极盖层包括第二介电材料，第二介电材料不同于第一介电材料；以及下源极/漏极接触件，设置在一对源极/漏极区的第一源极/漏极区上方，其中下源极/漏极接触件的顶表面与栅极盖层的顶表面对齐，其中下源极/漏极接触件包括本体区(body)以及第一突起(protrusion)，其中第一突起从本体区横向地延伸至栅极盖层的部分上方的一处，其中本体区的宽度是第一突起的宽度的至少20倍。
附图说明
6.以下将配合所附图示详述本公开的各面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小单元的尺寸，以清楚地表现出本公开的特征。
7.图1绘示集成芯片的一些实施例的剖面图，集成芯片具有栅极盖层在栅极电极上方。
8.图2a-图2c及图3a-图3b绘示集成芯片的一些额外实施例的各种剖面图，集成芯片具有栅极盖层在栅极电极上方。
9.图4绘示集成芯片的一些实施例的视图，集成芯片具有栅极盖层在栅极电极上方。
10.图5-图14绘示形成集成芯片的方法的一些实施例的各种剖面图，集成芯片具有栅极盖层在栅极电极上方。
11.图15-图17绘示形成集成芯片的第二种方法的一些实施例的各种剖面图，集成芯片具有栅极盖层在栅极电极上方。
12.图18-图21及图22a-图22b绘示第二种方法的一些额外的替代实施例的各种剖面图。
13.图23绘示形成集成芯片的方法的一些实施例的流程图，集成芯片具有栅极盖层在栅极电极上方。
14.其中，附图标记说明如下：
15.100：集成芯片
16.101：晶体管结构
17.102：基板
18.104：源极/漏极区
19.106：介电层
20.108：栅极电极
21.110：蚀刻停止层
22.112：间隔物
23.114：栅极盖层
24.116：接触件
25.117：介电层
26.118：介电层
27.120：接触件
28.122：接触结构
29.124：接触结构
30.204：蚀刻停止层
31.206：接触件
32.302：侧壁
33.304：侧壁
34.306：突起
35.308：突起
36.400：集成芯片
37.500：剖面图
38.502：虚设栅极结构
39.600：剖面图
40.700：剖面图
41.702：遮罩层
42.800：剖面图
43.900：剖面图
44.902：遮罩结构
45.904：硬遮罩层
46.906：介电层
47.908：介电结构
48.1000：剖面图
49.1002：保护层
50.1004：开口
51.1100：剖面图
52.1102：导电结构
53.1200：剖面图
54.1300：剖面图
55.1400：剖面图
56.1500：剖面图
57.1502：损耗值
58.1504：损耗值
59.1506：距离
60.1600：剖面图
61.1700：剖面图
62.1800：剖面图
63.1802：遮罩结构
64.1804：硬遮罩层
65.1806：介电层
66.1808：介电结构
67.1900：剖面图
68.1902：开口
69.2000：剖面图
70.2100：剖面图
71.2200：剖面图
72.2300：方法
73.2302：操作
74.2304：操作
75.2306：操作
76.2308：操作
77.2310：操作
78.2312：操作
79.2314：操作
80.114a：盖结构
81.114b：盖结构
82.116a：接触件
83.116br：本体区
84.117c：中心段
85.200a：集成芯片
86.200b：集成芯片
87.200c：集成芯片
88.202a：衬层
89.202b：导电本体
90.206a：第一部分
91.206b：第二部分
92.2200a：剖面图
93.2200b：剖面图
94.300a：集成芯片
95.300b：集成芯片
96.d1：距离
97.v1：距离
98.w1：宽度
99.wc：宽度
100.wp1：宽度
101.wp2：宽度
具体实施方式
102.以下内容提供了许多不同实施例或范例，以实现本公开实施例的不同部件。以下描述组件和配置方式的具体范例，以简化本公开实施例。当然，这些仅仅是范例，而非意图限制本公开实施例。举例而言，元件的尺寸不限于所公开的范围或数值，而是可以取决于制
程条件及/或装置的期望特性。此外，在以下描述中提及于第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本公开实施例可能在许多范例中重复元件符号及/或字母。这些重复是为了简化和清楚的目的，其本身并非代表所讨论各种实施例及/或配置之间有特定的关系。
103.此处可能用到与空间相对用词，例如“在
……
之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述图式中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
104.集成芯片可以包括设置在基板上方及/或之中的多个半导体装置(例如，晶体管)。中段(mol)互连结构可以设置在基板上方。中段互连结构包括对半导体装置和电路性能具有重要作用的导电接触件、互连导孔和金属线。集成芯片包括设置在基板上方的晶体管结构，晶体管结构包括设置在基板上的一对源极/漏极区以及位于一对源极/漏极区之间的栅极电极。下层间介电(ild)层设置在一对源极/漏极区上方并且围绕栅极电极。栅极电极可以从下层间介电层的顶表面凹陷。此外，栅极盖层可以设置在栅极电极上。通过凹蚀栅极电极并实施栅极盖层，栅极电极与邻近的导电部件隔离并受到保护，因此可以减少或消除漏电流的问题。此外，中段互连结构包括覆盖在一对源极/漏极区上并且设置在栅极电极的相对侧上的导电接触件。随着装置部件的不断缩小，各种导电接触件和互连部件之间的距离缩小，而寄生电容导致的漏电流成为装置性能的关键限制因素。期望减少或防止接触件和其他导电部件之间的漏电流，同时限制电阻和电容的增加。
105.上述集成芯片的一个挑战是在不降低装置性能及/或耐久度(endurance)的情况下制造导电接触件。例如，在制造中段互连结构期间，对下层间介电层执行蚀刻制程以在下层间介电层之中形成导电接触开口并暴露源极/漏极区的上表面。导电材料形成在源极/漏极区上方以及导电接触开口之中。此外，对导电材料执行平坦化制程直到达到栅极盖层的上表面，从而形成多个下源极/漏极接触件。然而，蚀刻制程可以包括将下层间介电层和栅极盖层暴露于一种或多种氟基蚀刻剂。一种或多种氟基蚀刻剂可以去除栅极盖层的部分，从而减小栅极盖层的厚度及/或圆化栅极盖层的角落。这可能导致在栅极盖层上形成挥发性副产物(例如，四氟化硅)及/或可能劣化栅极盖层之间的界面，从而降低集成芯片的结构完整性及/或耐久度。此外，栅极盖层的圆角可能导致相邻接触件之间的距离减小，从而增加中段互连结构之中的寄生电容及/或漏电流。这可能会部分地劣化集成芯片的性能。
106.因此，本公开关于具有改善的中段互连结构的集成芯片以及相关的制造方法以改善寄生电容并增加结构完整性。因此，提高装置的可靠度和性能。集成芯片包括设置在基板上方的晶体管结构，晶体管结构包括设置在基板上的一对源极/漏极区以及位于源极/漏极区之间的栅极电极。下层间介电层设置在一对源极/漏极区上方并围绕栅极电极。栅极盖层设置在栅极电极上。此外，源极/漏极接触件设置在一对源极/漏极区上方以及在栅极电极的相对侧壁上。在源极/漏极接触件的制造期间，可以对下层间介电层和栅极盖层执行选择性蚀刻和沉积制程，以在下层间介电层之中和源极/漏极区上方形成接触开口。选择性蚀刻和沉积制程被配置为沿着栅极盖层的上表面选择性地形成介电保护层，同时选择性地蚀刻
下层间介电层并定义接触开口。之后，在接触开口之中形成导电接触件。介电保护层被配置为在蚀刻下层间介电层并形成接触开口的同时保护栅极盖层，使得可以减少及/或防止挥发性副产物的形成、栅极盖层的厚度减小以及栅极盖层的角落圆化。这减少了相邻接触件之间的寄生电容并减少了对栅极盖层的损坏，从而提高集成芯片的性能以及结构完整性。
107.图1绘示集成芯片100的一些实施例的剖面图，集成芯片100具有栅极盖层114在栅极电极108上方。
108.在一些实施例中，集成芯片100包括设置在基板102上/之中的晶体管结构101。在各种实施例中，例如，基板102可以是或包括块体硅、任何类型的半导体本体(body)(例如，硅、sige等)、绝缘体上硅(silicon-on-insulator,soi)基板、其他合适的基板材料，及/或晶圆上的一个或多个晶粒，以及与其相关的任何其他类型的半导体层、外延层或介电层。晶体管结构101可以是逻辑装置，包括通过栅极介电层106与基板102隔开的栅极电极108。一对源极/漏极区104设置在基板102之中及/或上，在栅极电极108的相对侧上。晶体管结构101可以是单栅极平面晶体管装置以及多栅极晶体管装置，例如鳍式场效晶体管(fin field-effect transistor,finfet)。此外，晶体管结构101还可以是其他装置，例如全绕式栅极(gate-all-around,gaa)装置、ω-栅极(omega-gate)装置、部分耗尽绝缘体上硅(partially-depleted soi,pd-soi)装置、完全耗尽绝缘体上硅(fully-depleted soi,fd-soi)装置、或其他适用的装置。
109.在各种实施例中，导电接触件分别耦合至栅极电极108、源极/漏极区104、本体接触区(未示出)或晶体管结构101的其他区域。在各种实施例中，导电接触件是覆盖基板102的中段(mol)结构的一部分，并且可以包括多个上导电接触件120和多个下源极/漏极接触件116。在一些实施例中，每个导电接触件可以包括由下层间介电(ild)层117围绕的下接触结构122及/或由上层间介电层118围绕的上接触结构124。上接触结构124覆盖下接触结构122。例如，上导电接触件120的至少一部分可以是上接触结构124的一部分，并且下源极/漏极接触件116可以是下接触结构122的一部分。在各种实施例中，上导电接触件120和下源极/漏极接触件116可以例如是或包括钨、铜、铝、钌、钛、钽、氮化钛、氮化钽、其他导电材料或前述的任何组合。此外，下蚀刻停止层110可以沿着下层间介电层117的侧壁设置并衬垫(lining)下层间介电层117的侧壁。
110.在各种实施例中，侧壁间隔物112设置在栅极电极108旁边。侧壁间隔物112沿着栅极电极108的相对侧壁和栅极介电层106的相对侧壁延伸。此外，侧壁间隔物112沿着下蚀刻停止层110设置。在一些实施例中，侧壁间隔物112的顶表面设置在栅极电极108的顶表面上方。此外，侧壁间隔物112的顶表面可以与下蚀刻停止层110的顶表面对齐或共平面。在进一步的实施例中，下蚀刻停止层110可以例如是或包括氮化硅、低介电常数介电材料、硅、氮化硅碳、其他合适的介电材料或前述的任何组合。在又一实施例中，侧壁间隔物112可以例如是或包括氮化硅、碳化硅、氮氧化硅、碳氧化硅、其他合适的材料或前述的任何组合。
111.在各种实施例中，栅极电极108从下层间介电层117的顶表面凹陷。栅极盖层114设置在栅极电极108上。栅极盖层114的顶表面可以与下层间介电层117的顶表面对齐或共平面。在进一步的实施例中，栅极盖层114可以包括非氧化物介电材料。例如，栅极盖层114可以是或包括硅、氮化硅、氮化硅碳、非氧化物介电材料、其他合适的介电材料或前述的任何组合。在又一些实施例中，下蚀刻停止层110和栅极盖层114可以包括相同的材料(例如，氮
化硅、硅、氮化硅碳等)。栅极盖层114从下蚀刻停止层110的顶表面和侧壁间隔物112的顶表面沿着侧壁间隔物112的侧壁连续地延伸至栅极电极108的顶表面。在进一步的实施例中，栅极盖层114是t形，使得栅极盖层114的下部被侧壁间隔物112围绕，并且栅极盖层114的上部直接覆盖在下蚀刻停止层110以及侧壁间隔物112上。
112.在一些实施例中，下接触结构122包括覆盖各自源极/漏极区104的多个下源极/漏极接触件116。在各种实施例中，下源极/漏极接触件116各自填充在下蚀刻停止层110和栅极盖层114的侧壁之间并直接接触侧壁的沟槽。在又一些实施例中，下源极/漏极接触件116的顶表面可以与栅极盖层114的顶表面及/或下层间介电层117的顶表面对齐或共平面。在进一步的实施例中，多个上导电接触件120直接覆盖并电性耦合至晶体管结构101的下源极/漏极接触件116和栅极电极108。直接覆盖晶体管结构101的栅极电极108的上导电接触件120连续地延伸穿过上层间介电层118和栅极盖层114以接触栅极电极108。
113.在各种实施例中，在下接触结构122的制造期间，对下层间介电层117和栅极盖层114执行选择性蚀刻和沉积制程以在下层间介电层117之中在对应的源极/漏极区104正上方形成开口。选择性蚀刻和沉积制程被配置为沿着栅极盖层114的顶表面选择性地形成介电保护层(未示出)，同时选择性地蚀刻下层间介电层117。随后，在开口之中形成下源极/漏极接触件116，使得下源极/漏极接触件116的顶表面与栅极盖层114的顶表面对齐或共平面。通过沿着栅极盖层114的顶表面形成介电保护层同时蚀刻下层间介电层117，可以减少或防止对栅极盖层114的损坏。例如，在选择性蚀刻和沉积制程期间，沿着栅极盖层114的顶表面使用蚀刻剂形成挥发性副产物被减少或防止，从而增加集成芯片100的结构完整性和耐久度。此外，介电保护层防止栅极盖层114的角落圆化，使得栅极盖层114的上相对侧壁以直角与栅极盖层114的顶表面相交。这部分地促进下源极/漏极接触件116各自具有矩形形状，从而增加相邻的下源极/漏极接触件116之间的距离，并减少下接触结构和上接触结构122、124之中的寄生电容。此外，通过在形成下源极/漏极接触件116的同时防止对栅极盖层114的损坏，增加了栅极盖层114在集成芯片100的后续制造步骤及/或操作期间减少或防止对栅极电极108的损坏的能力。因此，选择性蚀刻和沉积制程提高了集成芯片100的性能和结构完整性。
114.图2a绘示对应图1的集成芯片100的一些替代实施例的集成芯片200a的一些实施例的剖面图，其中上导电接触件120包含衬层202a及导电本体202b。衬层202a横向地围绕导电本体202b并沿着导电本体202b的下表面延伸。在各种实施例中，衬层202a可以包括或被配置为扩散阻障层或粘着层。此外，衬层202a可以例如是或包括钛、钽、氮化钛、氮化钽、其他导电材料或前述的任何组合。导电本体202b可以例如是或包括铝、铜、钌、钨、其他导电材料或前述的任何组合。
115.在一些实施例中，栅极盖层114包括第一栅极盖结构114a，横向地相邻第二栅极盖结构114b，其中第一和第二栅极盖结构114a、114b直接覆盖对应的栅极电极108。在各种实施例中，第一栅极盖结构114a的宽度w1为大约45纳米(nm)、大约30纳米至60纳米或其他合适的数值。在各个实施例中，直接覆盖对应的栅极电极108的每个栅极盖结构的宽度彼此相等并且可以分别为大约45纳米、大约30纳米至60纳米或其他合适的数值。在一些实施例中，源极/漏极区104的顶表面与栅极盖层114的顶表面之间的垂直距离v1为大约120纳米、大约80纳米至160纳米或其他合适的数值。在进一步的实施例中，栅极盖层114的相邻栅极盖结
构之间的横向距离d1为大约15纳米、大约10纳米至20纳米或其他合适的数值。在一些实施例中，横向距离d1可以对应于对应的下源极/漏极接触件116的宽度，其设置在栅极盖层114的相邻栅极盖结构之间。例如，横向距离d1可以等于设置在第一栅极盖结构114a和第二栅极盖结构114b之间的下源极/漏极接触件116的宽度。
116.图2b绘示对应图1的集成芯片100的一些替代实施例的集成芯片200b的一些实施例的剖面图，其中上蚀刻停止层204设置在下层间介电层117和上层间介电层118之间。上蚀刻停止层204可以例如是或包括氮化硅、碳化硅、氮化硅碳、其他合适的介电材料或前述的任何组合。在一些实施例中，上蚀刻停止层204可以包括与下蚀刻停止层110相同的材料及/或可以包括与栅极盖层114相同的材料。此外，多个上导电接触件120可以包括本体接触件206。本体接触件206包括通过对应的下源极/漏极接触件116电性耦合至源极/漏极区104之一的第一部分206a以及电性耦合至栅极电极108的第二部分206b。因此，本体接触件206被配置为将栅极电极108直接电性耦合至相邻的源极/漏极区104。
117.图2c绘示对应图1的集成芯片100的一些替代实施例的集成芯片200c的一些实施例的剖面图，其中下层间介电层117的中心段117c设置在栅极盖层114的相邻栅极盖结构正之间。
118.图3a绘示对应图1的集成芯片100的一些替代实施例的集成芯片300a的一些实施例的剖面图，其中每个下源极/漏极接触件116包括一个或多个突起。一个或多个突起顺应(conform)相邻的栅极盖层114的圆角。下源极/漏极接触件116的一个或多个突起直接覆盖栅极盖层114的至少一部分。
119.在各种实施例中，多个下源极/漏极接触件116包括第一下源极/漏极接触件116a。第一下源极/漏极接触件116a具有第一直侧壁302和相对第一直侧壁302的第二直侧壁304。在各种实施例中，第一和第二直侧壁302、304大抵(substantially)是笔直的及/或各自垂直于基板102的顶表面。在一些实施例中，第一下源极/漏极接触件116a包括本体区116br和一个或多个突起306、308，一个或多个突起306、308从本体区116br延伸至相邻的栅极盖层114的圆角。本体区116br被定义在第一直侧壁302和第二直侧壁304之间，使得本体区116br的宽度wc被定义在第一和第二直侧壁302、304之间。在各种实施例中，宽度wc为大约15纳米(nm)、大约10纳米至20纳米或其他合适的数值。在又一些实施例中，第一下源极/漏极接触件116a包括从本体区116br沿着第一方向延伸的第一突起306以及从本体区116br沿着第二方向延伸的第二突起308，第二方向相对于第一方向。第一突起306的第一宽度wp1定义为从本体区116br至第一突起306的最外处(outermost point)，第二突起308的第二宽度wp2定义为从本体区116br至第二突起308的最外处。在各种实施例中，第一和第二宽度wp1、wp2分别为大约0.75纳米、大约0.5纳米至1纳米、小于大约1纳米或其他合适的数值。
120.此外，在一些实施例中，第一宽度wp1与宽度wc之间的比例(例如，wp1：wc)例如为大约1：20、大约0.25：20至1：20或其他合适的数值。在进一步的实施例中，第二宽度wp2与宽度wc之间的比例(例如，wp2：wc)例如为大约1：20、大约0.25：20至1：20或其他合适的数值。在各种实施例中，如果第一和第二宽度wp1、wp2与宽度wc之间的比例(例如，wp1：wc和wp2：wc)相对较低(例如，小于大约1：20)，则下源极/漏极接触件116和横向相邻的上导电接触件120之间的距离增加。这部分地减少下和上接触结构122、124之中的寄生电容，从而提高集成芯片300a的性能。因此，在一些实施例中，本体区116br的宽度wc是第一和第二宽度wp1、
wp2的大约20、30、40倍或大约20至60倍。在又一些实施例中，如果第一和第二宽度wp1、wp2与宽度wc之间的比例相对较高(例如，大于大约1：20)，则下源极/漏极接触件116与横向相邻的上导电接触件120之间的距离减少。这可能会增加下和上接触结构122、124之中的寄生电容，从而降低集成芯片300a的性能。应当理解，参照图3a的集成芯片300a描述的上述比例也适用于图3b、图17和图22b的结构。
121.图3b绘示对应图2c的集成芯片200c的一些替代实施例的集成芯片300b的一些实施例的剖面图，其中与对应的下源极/漏极接触件116直接相邻的栅极盖层114的上角是弯曲的(curved)或圆化的(rounded)。在进一步的实施例中，接触下层间介电层117的栅极盖层114的上角不是弯曲的或圆化的，并且顺应矩形形状。
122.图4绘示集成芯片400的视图，集成芯片400具有栅极盖层114在栅极电极108上方。
123.在一些实施例中，集成芯片400包括鳍式场效晶体管装置、纳米线装置或其他全绕式栅极(gaa)装置。基板102可以包括下基部以及从下基部凸起的多个上柱(upper columns)，所述上柱沿着通道长度方向延伸并且彼此平行配置。外延半导体层可以设置在基板102的多个上柱上，并且可以包括在相对侧上作为源极/漏极区104的高掺杂部分以及作为通道区在源极/漏极区104之间的轻掺杂或非掺杂部分。导电层可以设置在通道区上作为栅极电极108并通过栅极介电质(例如，栅极介电层106)与通道区分开且配置为控制通道区的电流。栅极电极108可以沿着垂直于通道长度方向的通道宽度方向延伸。栅极电极108可以延伸以包绕(wrap around)通道区的侧壁。如上图所讨论，在一些实施例中，栅极盖层114设置在栅极电极108上，其中下源极/漏极接触件116沿着栅极盖层114的侧壁设置。栅极盖层114可以具有与下源极/漏极接触件116的顶表面对齐或共平面的顶表面。在进一步的实施例中，多个上导电接触件120延伸穿过上层间介电层118和上蚀刻停止层204以接触下方的下源极/漏极接触件116及/或下方的栅极电极108。
124.根据本公开，图5-图14绘示形成集成芯片的方法的一些实施例的剖面图500-1400，集成芯片具有栅极盖层在栅极电极上方。尽管参考方法描述图5-图14中所示的剖面图500-1400，然而应当理解，图5-图14中所示的结构不限于上述方法，而可以独立于上述方法。尽管图5-图14被描述为一系列操作，然而应当理解，这些操作不限于在其他实施例中可以改变操作的顺序，并且所公开的方法也适用于其他结构。在其他实施例中，可以完全地或部分地省略绘示及/或描述的一些操作。
125.如图5和图6的剖面图500和600所示，晶体管结构101设置在基板102上方并被下层间介电层117围饶。晶体管结构101各自具有位于基板102上方的栅极介电层106、位于栅极介电层106上方的栅极电极108、以及设置在基板102之中或基板102上在栅极电极108相对侧的一对源极/漏极区104(例如，参考图6)。栅极电极108可以例如是或包括多晶硅、铝、钛、钨、其他合适的导电材料或前述的任何组合。此外，栅极介电层106可以例如是或包括二氧化硅、高介电常数介电材料、其他合适的介电材料或前述的任何组合。
126.在一些实施例中，每个晶体管结构101可以通过替换栅极制程形成。例如，如图5的剖面图500所示，首先在基板102上方形成并图案化虚设栅极结构502。此外，在虚设栅极结构502旁边形成侧壁间隔物112，衬垫或覆盖虚设栅极结构502的侧壁。在各种实施例中，侧壁间隔物112包括二氧化硅、氮化硅、碳化硅、氧化铝、氮化铝、其他合适的介电材料或前述的任何组合。在一些实施例中，侧壁间隔物112可以包括多层，例如主间隔物壁、衬层等。在
进一步的实施例中，形成侧壁间隔物112的制程可以包括：在虚设栅极结构502和基板102上方沉积(例如，通过化学气相沉积(chemical vapor deposition,cvd)、物理气相沉积(physical vapor deposition,pvd)、原子层沉积(atomic layer deposition,ald)等)介电材料；以及对介电材料执行蚀刻制程，使得侧壁间隔物112的顶表面与虚设栅极结构502的顶表面大抵对齐或共平面。
127.在各种实施例中，源极/漏极区104可以各自是设置在基板102之中的掺杂区。在这样的实施例中，用于形成源极/漏极区104的制程可以包括根据遮罩层(例如，虚设栅极结构502及/或侧壁间隔物112在离子布植制程中可以作为遮罩层)进行离子布植制程以在基板102之中布植掺质，从而形成源极/漏极区104。在进一步的实施例中，源极/漏极区104可以各自是或包括设置在基板102上及/或之中的外延半导体材料。在这样的实施例中，源极/漏极区104可以通过在基板102上方/上外延成长硅锗或一些其他合适的半导体材料来形成。例如，源极/漏极区104可以通过分子束外延(molecular beam epitaxy,mbe)、气相外延(vapor phase epitaxy,vpe)、液相外延(liquid phase epitaxy,lpe)、一些其他外延制程或前述的任何组合来形成。在一些替代实施例中，源极/漏极区104可以被沉积而非成长，并且沉积可以例如包括化学气相沉积制程、物理气相沉积制程和原子层沉积制程，或一些其他合适的沉积制程。在一些实施例中，源极/漏极区104可以被掺杂(例如，通过离子布植制程)，使得源极/漏极区104包括掺杂的硅锗或一些其他合适的掺杂半导体材料。
128.如图5的剖面图500所示，下蚀刻停止层110形成为衬在基板102的上表面并沿着侧壁间隔物112向上延伸。此外，在晶体管结构101和下蚀刻停止层110上方沉积(例如，通过化学气相沉积、物理气相沉积、原子层沉积等)介电层，随后进行平坦化制程(例如，化学机械平坦化(chemical mechanical planarization,cmp))以形成下层间介电层117。下蚀刻停止层110可以通过沉积制程，例如化学气相沉积制程、物理气相沉积制程、原子层沉积制程或其他合适的成长或沉积制程形成。此外，下层间介电层117可以通过等离子体辅助化学气相沉积(plasma enhanced cvd,pecvd)制程、物理气相沉积制程、原子层沉积制程或其他合适的成长或沉积制程沉积。下蚀刻停止层110和下层间介电层117可以通过化学机械平坦化制程平坦化，使得下蚀刻停止层110的顶表面与下层间介电层117的顶表面对齐或共平面。在各种实施例中，下层间介电层117可以例如是或包括二氧化硅、掺杂的二氧化硅、掺杂氧的碳化硅、碳氧化硅、低介电常数介电材料、其他介电质或前述的任何组合。此外，下蚀刻停止层110可以例如是或包括低介电常数介电材料、氮化硅、其他介电材料或前述的任何组合。
129.在进一步的实施例中，对于替换栅极制程，图5中的虚设栅极结构502可以被去除并由栅极电极108替换，栅极电极由金属或其他导电材料(例如，多晶硅)形成。此外，还可以在去除虚设栅极结构502之后形成栅极介电层106。为了形成栅极电极108，可以在栅极开口中填充金属材料的堆迭，之后进行平坦化制程以去除下层间介电层117上方的多余部分。在一些实施例中，金属材料的堆迭可以包括以下材料或由以下材料形成：氮化钛、氮化钽、钛铝、铝、钨、其他合适的金属材料或前述的任何组合。
130.如图7的剖面图700所示，栅极电极108被图案化，使得栅极电极108的顶表面凹陷至下层间介电层117的顶表面之下。在一些实施例中，用于图案化栅极电极108的制程包括：在下层间介电层117上方形成遮罩层702，从而使栅极电极108暴露；以及根据遮罩层702执
行蚀刻制程，将栅极电极108的顶表面降低至低于下层间介电层117的顶表面的位置。在进一步的实施例中，蚀刻制程包括非等向性蚀刻，例如垂直干式蚀刻，并且栅极电极108凹陷的顶表面大抵是平面的，如图7所示。在更进一步的实施例中，蚀刻制程包括等向性蚀刻，例如湿式蚀刻，并且栅极电极108凹陷的顶表面可以具有凹入的(concave)形状(未示出)。在各种实施例中，执行去除制程以去除遮罩层702(未示出)。
131.如图8的剖面图800所示，栅极盖层114形成在凹陷的栅极电极108上。在各种实施例中，栅极盖层114被配置为在随后的制程步骤期间保护栅极电极108并且可以称为保护层。在一些实施例中，可以通过沉积制程，例如化学气相沉积制程、物理气相沉积制程、原子层沉积制程或其他合适的成长或沉积制程来形成栅极盖层114。在进一步的实施例中，对栅极盖层114执行平坦化制程(例如，化学机械平坦化制程)，使得栅极盖层的顶表面与下层间介电层117的顶表面对齐或共平面。在各种实施例中，栅极盖层114可以是或包括硅、氮化硅、氮化硅碳、其他合适的介电材料或前述的任何组合。在进一步的实施例中，栅极盖层114可以是或包括非氧化物介电材料。
132.如图9的剖面图900所示，上介电结构908形成在下层间介电层117和栅极盖层114上方。在各种实施例中，可以通过化学气相沉积制程、物理气相沉积制程、原子层沉积制程或其他合适的成长或沉积制程在下层间介电层117上方沉积上介电结构908以形成上介电结构908。此外，在下层间介电层117上方沉积上介电结构908之后，可以对上介电结构908执行平坦化制程(例如，化学机械平坦化制程)，使得上介电结构908的顶表面大抵是平坦的。此外，在上介电结构908上方形成遮罩结构902，其中遮罩结构902包括沿着上介电结构908设置的硬遮罩层904以及覆盖在硬遮罩层904上的介电层906。在各种实施例中，上介电结构908和下层间介电层117皆包括与栅极盖层114的材料不同的氧化物(例如，二氧化硅)。例如，栅极盖层114包括非氧化物材料。
133.如图10的剖面图1000所示，对上介电结构908、栅极盖层114和下层间介电层117执行选择性蚀刻和沉积制程，从而在源极/漏极区104上方形成源极/漏极接触开口1004，并沿着栅极盖层114的顶表面选择性地形成介电保护层1002。在各种实施例中，选择性蚀刻和沉积制程被配置为沿着栅极盖层114选择性地形成介电保护层1002，同时蚀刻上介电结构908、下层间介电层117及/或下蚀刻停止层110以形成源极/漏极接触开口1004。在各种实施例中，介电保护层1002可以例如是或包括钨、氮化硼、钼、其他合适的材料或前述的任何组合。在进一步的实施例中，选择性蚀刻和沉积制程可以包括对上介电结构908、下层间介电层117及/或蚀刻停止层110执行选择性等离子体蚀刻制程，同时执行选择性化学气相沉积制程以选择性地沿着栅极盖层114的上表面形成介电保护层1002。
134.在各种实施例中，选择性蚀刻和沉积制程可以在制程腔室(未示出)中进行，其中基板102设置在制程腔室之中。在进一步的实施例中，选择性蚀刻和沉积制程可以包括使用等离子体蚀刻剂执行选择性蚀刻制程，同时执行选择性沉积制程(例如，选择性化学气相沉积制程)。例如，选择性蚀刻和沉积制程可以通过在制程腔室之中同时流动等离子体蚀刻剂以及选择性前驱物气体来执行，其中等离子体蚀刻剂被配置为选择性地蚀刻下层间介电层117及/或蚀刻停止层110，并且选择性前驱物气体被配置为沿着栅极盖层114的上表面选择性地形成介电保护层1002。在各种实施例中，等离子体蚀刻剂可以通过等离子体源形成为电感耦合等离子体(inductively coupled plasma,icp)、电容耦合等离子体
(capacitively coupled plasma,ccp)、电子回旋共振(electron cyclotron resonance,ecr)等离子体等。
135.在一些实施例中，选择性蚀刻和沉积制程在制程腔室之中进行，温度为大约摄氏100度、大约摄氏0度至摄氏150度或其他合适的数值，压力为大约1毫托至1托或其他合适的数值。在各种实施例中，等离子体蚀刻剂由等离子体源以大约300瓦至1200瓦、大约50瓦至2000瓦的功率或其他合适的数值形成。在又一些实施例中，将偏压施加至晶圆卡盘(未示出)，晶圆卡盘被配置为将基板102固持在制程腔室之中。例如，偏压可以大于0伏特，大约0伏特至500伏特或其他合适的数值。制成腔室中的载体气体可以由氢气(h2)、氮气(n2)及/或氧气(o2)组成。在一些实施例中，选择性蚀刻和沉积制程通过在制程腔室之中同时流动等离子体蚀刻剂和选择性前驱物气体来执行。例如，等离子体蚀刻剂可以通过第一气体管线流入制程腔室，并且选择性前驱物气体可以通过与第一气体管线分开的第二气体管线流入制程腔室。在一些实施例中，通过使等离子体蚀刻剂和选择性前驱物气体经由分开的气体管线流入制程腔室，可以减少及/或防止缺陷问题，因为等离子体蚀刻剂和选择性前驱物气体在单一气体管线中不会相互影响。在又一些实施例中，等离子体蚀刻剂进入制程腔室的流速大于选择性前驱物气体进入制程腔室的流速。在一些实施例中，等离子体蚀刻剂可以以大约10标准立方公分每分钟(standard cubic centimeter per minute,sccm)至大约200sccm的第一流速或其他合适的数值流入制程腔室。在进一步的实施例中，选择性前驱物气体可以以大约10sccm至大约100sccm的第二流速或其他合适的数值流入制程腔室。在更进一步的实施例中，载体气体可以以大约100sccm至大约1000sccm的流速或其他合适的数值流入制程腔室。
136.在各种实施例中，等离子体蚀刻剂可以是或包含氟碳化合物(例如，cf4)、氟化碳氢(例如，chf3、ch2f2、ch3f)、六氟化硫(例如，sf6)、氯(例如，cl2)、三氯化硼(例如，bcl3)、溴化氢(例如，hbr)、三氟化氮(例如，nf3)、其他合适的蚀刻剂或前述的任何组合。在进一步的实施例中，选择性前驱物气体可以是或包括金属氟化物(例如，六氟化钨(wf6))、氯化硼(例如，bcl3)、二甲基、三甲基、其他合适的前驱物或任何组合。在各种实施例中，选择性前驱物气体与载体气体(例如氢气(h2)或氮气(n2))一起流入制程腔室。在一个实施例中，如果选择性前驱物气体包括六氟化钨(例如，wf6)，则载体气体可以主要由氢气(h2)组成，如果选择性前驱物气体包括氯化硼(例如，bcl3)，则载体气体可以主要由氮气(n2)组成。在一些实施例中，由于选择性前驱气体流入制程腔室，介电保护层1002选择性地沿着栅极盖层114的上表面形成，而不形成在下层间介电层117上。这部分是因为栅极盖层114包括非氧化物介电材料而下层间介电层117包括氧化物。因此，选择性蚀刻和沉积制程被配置为沿着非氧化物介电材料选择性地形成介电保护层1002。此外，在选择性蚀刻和沉积制程期间，沿着栅极盖层114选择性地形成介电保护层1002比其被等离子体蚀刻剂去除及/或蚀刻更快。因此，介电保护层1002可以在选择性蚀刻和沉积制程期间作为硬遮罩层，以防止或减少栅极盖层114被等离子体蚀刻剂蚀刻及/或损坏。这减少来自栅极盖层114和等离子体蚀刻剂的挥发性副产物的形成、减少栅极盖层114的厚度的减小以及减少栅极盖层114的角落的圆化，从而提高晶体管结构101的性能和结构完整性。
137.在又一些实施例中，在选择性蚀刻和沉积制程期间，下蚀刻停止层110可以比上介电结构908及/或下层间介电层117更快地蚀刻。在进一步的实施例中，在形成源极/漏极接
触开口1004之后，可以执行去除制程以从栅极盖层114(未示出)上方选择性地去除介电保护层1002。在各种实施例中，去除制程可以包括执行湿式蚀刻制程及/或干式蚀刻制程。例如，去除制程可以包括将介电保护层1002暴露于去离子水、氨水、过氧化氢、其他合适的化学品或前述的任何组合。在更进一步的实施例中，去除制程可以进一步包括将介电保护层1002暴露于氟基蚀刻剂或其他合适的蚀刻剂。
138.如图11的剖面图1100所示，在源极/漏极接触开口(图10的1004)之中和源极/漏极区104上方形成导电结构1102。在各种实施例中，导电结构1102可以例如是或包括钨、铜、钌、铝、钼、钽、钛、其他导电材料或前述的任何组合。在进一步的实施例中，在形成导电结构1102之前，可以在基板102上方形成有助于接合及/或防止扩散的粘着层及/或阻障层(未示出)。在进一步的实施例中，可以通过化学气相沉积制程、物理气相沉积制程、溅镀制程、电镀制程或其他合适的沉积或成长制程在源极/漏极区104和栅极盖层114上沉积导电结构1102，以在基板102上方形成导电结构1102。在进一步的实施例中，在形成导电结构1102之前，可以执行金属化制程以在导电结构1102和源极/漏极区104的上表面的暴露部分的界面处形成半导体-金属化合物膜或层(例如，硅化物、锗化物、锗硅化物等)，从而提供低电阻接触(未示出)。
139.如图12的剖面图1200所示，对图11的结构进行平坦化制程，从而定义多个下源极/漏极接触件116。在各种实施例中，形成复数下源极/漏极接触件116可以包括图9-图12中所示及/或描述的操作。在一些实施例中，平坦化制程可包括化学机械平坦化制程、蚀刻制程、其他合适的平坦化制程或前述的任何组合。在进一步的实施例中，以这样的方式执行平坦化制程，使栅极盖层114的顶表面与下源极/漏极接触件116的顶表面对齐或共平面。
140.如图13的剖面图1300所示，上层间介电层118形成在栅极盖层114和多个下源极/漏极接触件116上方。在各种实施例中，上层间介电层118可以是或包括原硅酸四乙酯(tetraethylorthosilicate,teos)氧化物、未掺杂的硅酸盐玻璃、二氧化硅、掺杂的二氧化硅，例如硼磷硅酸盐玻璃(borophosphosilicate glass,bpsg)、熔融石英玻璃(fused silica glass,fsg)、磷硅酸盐玻璃(phosphosilicate glass,psg)、掺硼硅酸盐玻璃(boron doped silicon glass,bsg)、其他合适的介电材料或前述的任何组合。在又一些实施例中，上层间介电层118可以包括与下层间介电层117相同的材料。在一些实施例中，上层间介电层118可以通过化学气相沉积制程、等离子体辅助化学气相沉积制程、物理气相沉积制程、原子层沉积制程或其他合适的沉积或成长制程来沉积。
141.如图14的剖面图1400所示，多个上导电接触件120形成在上层间介电层118之中和多个下源极/漏极接触件116上方。在各种实施例中，用于形成多个上导电接触件120的制程可以包括：在上层间介电层118上方形成遮罩层(未示出)；根据遮罩层图案化上层间介电层118及/或栅极盖层114以定义多个接触开口(未示出)；在基板102上沉积(例如，通过化学气相沉积、物理气相沉积、溅镀、电镀等)导电材料(例如，铝、铜、钨、钌、氮化钛、氮化钽、其他导电材料或前述的任何组合)并填充多个接触开口；以及对导电材料执行平坦化制程(例如，化学机械平坦化制程)直到达到上层间介电层118的上表面。在这样的实施例中，图案化上层间介电层118及/或栅极盖层114可以包括执行湿式蚀刻制程、干式蚀刻制程、其他合适的蚀刻制程或前述的任何组合。通过执行图10的选择性蚀刻和沉积制程以定义用于下源极/漏极接触件116的开口(图10的1004)，减少对栅极盖层114的损坏，从而减少及/或防止
在形成上导电接触件120期间及/或在随后的制程步骤期间对栅极电极108的损坏。
142.根据本公开，图15-图17绘示形成集成芯片的第二种方法的一些实施例的剖面图1500-1700，集成芯片具有栅极盖层在栅极电极上方。例如，图15-图17绘示操作的替代实施例，可以执行图15-图17的操作以替代图5-图14的方法的图10-图12处的操作。因此，在一些实施例中，第二种方法包括替代地从图5-图9进行至图15-图17以及从图17进行至图13-图14(亦即，略过图10-图12)的方法。
143.如图15的剖面图1500所示，对上介电结构908、栅极盖层114和下层间介电层117执行选择性蚀刻和沉积制程，从而在源极/漏极区104上方形成源极/漏极接触开口1004并沿着栅极盖层114的顶表面选择性地形成介电保护层1002。在各种实施例中，可以如以上参考图10所描述执行选择性蚀刻和沉积制程。然而，在一些实施例中，选择性蚀刻和沉积制程可以减小栅极盖层114的厚度及/或使栅极盖层114的角落圆化。这可能部分地发生，因为在选择性蚀刻和沉积制程期间等离子体蚀刻剂的第一流速可以显著地大于选择性前驱物气体的第二流速。例如，等离子体蚀刻剂的第一流速可以为大约30sccm至大约50sccm，并且选择性前驱物气体的第二流速可以为大约20sccm。为了便于说明，栅极盖层114的上部由虚线表示，并且在一些实施例中，栅极盖层114的上部可以通过选择性蚀刻和沉积制程去除。在去除栅极盖层114的上部之后，沿着栅极盖层114的暴露上表面选择性地形成介电保护层1002，使得介电保护层1002顺应栅极盖层114的暴露上表面。
144.在各种实施例中，栅极盖层114的第一栅极盖结构114a的厚度减少了第一垂直损耗值1502，第一垂直损耗值1502为大约1纳米(nm)、大约0.1纳米至2纳米、小于大约2纳米或其他合适的数值。在进一步的实施例中，栅极盖层114的第二栅极盖结构114b的厚度减少了第二垂直损耗值1504，第二垂直损耗值1504为大约1纳米(nm)、大约0.1纳米至2纳米、小于大约2纳米或其他合适的数值。在一些实施例中，第一垂直损耗值1502等于第二垂直损耗值1504。在又一些实施例中，栅极盖层114的第二栅极盖结构114b的宽度w1为大约45纳米、大约30纳米至60纳米或其他合适的数值。在各种实施例中，栅极盖层114的相邻结构之间的横向距离d1为大约15纳米、大约10纳米至20纳米或其他合适的数值。此外，在选择性蚀刻和沉积制程期间，栅极盖层114的暴露区域的每个外角的高度可以减少垂直距离1506。在一些实施例中，垂直距离1506可以为大约2.5纳米、大约0.1纳米至5纳米、小于5纳米或其他合适的数值。在又一些实施例中，在执行选择性蚀刻和沉积制程之后，执行去除制程以从栅极盖层114(未示出)上方去除介电保护层1002。
145.如图16的剖面图1600所示，在源极/漏极接触开口(图10的1004)之中和源极/漏极区104上方形成导电结构1102。在一些实施例中，在形成导电结构1102之前，可以在基板102上方形成有助于接合及/或防止扩散的粘着层及/或阻障层(未示出)。在进一步的实施例中，可以通过化学气相沉积制程、物理气相沉积制程、溅镀制程、电镀制程或其他合适的沉积或成长制程在源极/漏极区104和栅极盖层114上沉积导电结构1102，以在基板102上方形成导电结构1102。在进一步的实施例中，在形成导电结构1102之前，可以执行金属化制程以在导电结构1102和源极/漏极区104的上表面的暴露部分的界面处形成半导体-金属化合物膜或层(例如，硅化物)，从而提供低电阻接触(未示出)。此外，导电结构1102形成为使其顺应栅极盖层114的圆角。
146.如图17的剖面图1700所示，对图16的结构进行平坦化制程，从而定义多个下源极/
漏极接触件116。在各种实施例中，图15-图17绘示形成多个下源极/漏极接触件116的替代实施例。在一些实施例中，平坦化制程可以包括化学机械平坦化制程、蚀刻制程、其他合适的平坦化制程或前述的任何组合。在又一些实施例中，由于导电结构(图16的1102)顺应栅极盖层114的圆角，每个下源极/漏极接触件116的至少一部分包括外部突起，外部突起直接覆盖并顺应栅极盖层114的相邻段的形状。
147.根据本公开，图18-图22a绘示形成集成芯片的第三种方法的一些实施例的剖面图1800-2200a，集成芯片具有栅极盖层在栅极电极上方。例如，图18-图22a绘示操作的替代实施例，可以执行图18-图22a的操作以替代图5-图14的方法的图9-图14处的操作。因此，在一些实施例中，第三种方法包括替代地从图5-图8进行至图18-图22a(亦即，略过图9-图14)的方法。
148.如图18的剖面图1800所示，上介电结构1808形成在下层间介电层117和栅极盖层114上方。在各种实施例中，可以通过化学气相沉积制程、物理气相沉积制程、原子层沉积制程或其他合适的成长或沉积制程在下层间介电层117上方沉积上介电结构1808以形成上介电结构1808。此外，在上介电结构1808上方形成遮罩结构1802，其中遮罩结构1802包括沿着上介电结构1808设置的硬遮罩层1804以及覆盖在硬遮罩层1804上的介电层1806。
149.如图19的剖面图1900所示，根据遮罩结构1802对上介电结构1808执行图案化制程，从而在上介电结构1808之中定义多个开口1902。在各种实施例中，图案化制程包括执行干式蚀刻制程、湿式蚀刻制程、其他合适的蚀刻制程或前述的任何组合。
150.如图20的剖面图2000所示，对上介电结构1808、栅极盖层114和下层间介电层117执行选择性蚀刻和沉积制程，从而在源极/漏极区104上方形成源极/漏极接触开口1004并沿着栅极盖层114的顶表面选择性地形成介电保护层1002。在各种实施例中，选择性蚀刻和沉积制程如图10所示及/或描述以执行。在进一步的实施例中，选择性蚀刻和沉积制程扩展开口(图19的1902)，同时形成源极/漏极接触开口1004并暴露源极/漏极区104的顶表面。在各种实施例中，在执行选择性蚀刻和沉积制程之后，执行去除制程以沿着栅极盖层114的顶表面去除介电保护层1002(未示出)。
151.如图21的剖面图2100所示，多个下源极/漏极接触件116形成在对应源极/漏极区104上方的源极/漏极接触开口(图20的1004)之中。在各种实施例中，用于形成多个下源极/漏极接触件116的制程包括：在基板102上方沉积(例如，通过化学气相沉积制程、物理气相沉积制程、溅镀制程、电镀制程等)导电结构(未示出)，使得导电结构填充源极/漏极接触开口(图20的1004)；以及对导电结构执行平坦化制程(例如，化学机械平坦化制程)直到达到栅极盖层114的顶表面。在各种实施例中，下源极/漏极接触件116形成为使得下源极/漏极接触件116的顶表面与栅极盖层114的顶表面及/或下层间介电层117的顶表面对齐或共平面。在又一些实施例中，平坦化制程可以去除上介电结构(图20的1808)及/或遮罩结构(图20的1802)。
152.如图22a的剖面图2200a所示，上层间介电层118形成在下层间介电层117上方，并且多个上导电接触件120形成在上层间介电层118之中。在各种实施例中，上层间介电层118可以如图13所示及/或描述以形成。在进一步的实施例中，多个上导电接触件120可以如图13所示及/或描述以形成。
153.图22b绘示图22a的剖面图2200a的一些替代实施例的剖面图2200b，其中多个下源
极/漏极接触件116形成在对应的源极/漏极区104上方，使得每个下源极/漏极接触件116包括一个或多个顺应相邻的栅极盖层114的圆角的突起。在这样的实施例中，用于形成源极/漏极接触开口(例如，图20的1004)的选择性蚀刻和沉积制程可以如图15所示及/或描述以执行。
154.在各种实施例中，多个下源极/漏极接触件116包括第一下源极/漏极接触件116a。第一下源极/漏极接触件116a具有第一直侧壁302和相对第一直侧壁302的第二直侧壁304。在一些实施例中，第一下源极/漏极接触件116a包括本体区116br和一个或多个突起306、308，一个或多个突起306、308从本体区116br延伸至相邻的栅极盖层114的圆角。本体区116br被定义在第一直侧壁302和第二直侧壁304之间，使得本体区116br的宽度wc被定义在第一和第二直侧壁302、304之间。在各种实施例中，宽度wc为大约15纳米(纳米)、大约10纳米至20纳米或其他合适的数值。在又一些实施例中，第一下源极/漏极接触件116a包括从本体区116br沿着第一方向延伸的第一突起306以及从本体区116br沿着第二方向延伸的第二突起308，第二方向相对于第一方向。第一突起306的第一宽度wp1定义为从本体区116br至第一突起306的最外处，第二突起308的第二宽度wp2定义为从本体区116br至第二突起308的最外处。在各种实施例中，第一和第二宽度wp1、wp2分别为大约0.75纳米、大约0.5纳米至1纳米、小于大约1纳米或其他合适的数值。
155.在一些实施例中，第一宽度wp1与宽度wc之间的比例(例如，wp1：wc)例如为大约1：20、大约0.25：20至1：20或其他合适的数值。在进一步的实施例中，第二宽度wp2与宽度wc之间的比例(例如，wp2：wc)例如为大约1：20、大约0.25：20至1：20或其他合适的数值。在各种实施例中，如果第一和第二宽度wp1、wp2与宽度wc之间的比例(例如，wp1：wc和wp2：wc)相对较低(例如，小于大约1：20)，则下源极/漏极接触件116和横向相邻的上导电接触件120之间的距离增加。这部分地减少下源极/漏极接触件116和上导电接触件120之间的寄生电容。在又一些实施例中，如果第一和第二宽度wp1、wp2与宽度wc之间的比例相对较高(例如，大于大约1：20)，则下源极/漏极接触件116与横向相邻的上导电接触件120之间的距离减少。这可能会增加下源极/漏极接触件116和上导电接触件120之间的寄生电容。
156.根据本公开，图23绘示形成集成芯片的方法2300，集成芯片具有栅极盖层在栅极电极上方。尽管方法2300被绘示及/或描述为一系列操作或事件，然而应当理解，上述方法不限于所示的顺序或操作。因此，在一些实施例中，这些操作可以以不同于所示的顺序执行及/或可以同时执行。此外，在一些实施例中，所示操作或事件可以细分为多个操作或事件，这些操作或事件可以在单独的时间或与其他操作或子操作同时执行。在一些实施例中，可以省略一些所示的操作或事件，并且可以包括其他未示出的操作或事件。
157.在操作2302，形成晶体管结构，晶体管结构具有一对源极/漏极区以及在源极/漏极区之间的栅极电极。图5和图6绘示对应于操作2302的一些实施例的剖面图500和600。
158.在操作2304，在一对源极/漏极区上方以及栅极电极周围形成下层间介电(ild)层。图6绘示对应于操作2304的一些实施例的剖面图600。
159.在操作2306，在栅极电极上方形成栅极盖层。图7和图8绘示对应于操作2306的一些实施例的剖面图700和800。
160.在操作2308，执行选择性蚀刻以及沉积制程，以在栅极盖层上形成介电保护层，同时蚀刻下层间介电层以在下层间介电层之中形成多个源极/漏极接触开口。图10绘示对应
于操作2308的一些实施例的剖面图1000。图15绘示对应于操作2308的一些替代实施例的剖面图1500。图20绘示对应于操作2308的又一些替代实施例的剖面图2000。
161.在操作2310，在源极/漏极接触开口之中以及在源极/漏极区上方形成多个下源极/漏极接触件。图11和图12绘示对应于操作2310的一些实施例的剖面图1100和1200。图16和图17绘示对应于操作2310的一些替代实施例的剖面图1600和1700。图21绘示对应于操作2310的又一些替代实施例的剖面图2100。
162.在操作2312，在多个下源极/漏极接触件以及下层间介电层上方形成上层间介电层。图13绘示对应于操作2312的一些实施例的剖面图1300。
163.在操作2314，在上层间介电层之中以及在栅极电极与下源极/漏极接触件上方形成多个上导电接触件。图14绘示对应于操作2314的一些实施例的剖面图1400。图22a-图22b绘示对应于操作2314的一些替代实施例的剖面图2200。
164.因此，在一些实施例中，本公开关于一种用于形成集成芯片的方法(以及相应结构)，包括对栅极盖层和下层间介电层执行选择性蚀刻和沉积制程，以在栅极盖层上选择性地形成介电保护层，同时蚀刻下层间介电层以在对应的源极/漏极区上形成接触开口。随后，在接触开口之中及源极/漏极区上方形成下源极/漏极接触件。
165.在一些实施例中，本公开提供一种制造集成芯片的方法，包括：在基板上方形成晶体管结构，其中晶体管结构包括一对源极/漏极区以及栅极电极，栅极电极在一对源极/漏极区之间；在一对源极/漏极区上方以及在栅极电极周围形成下层间介电(inter-level dielectric,ild)层；在栅极电极上方形成栅极盖层；执行选择性蚀刻以及沉积制程，以在栅极盖层上形成介电保护层，同时在下层间介电层之中形成接触开口；以及在接触开口之中形成下源极/漏极接触件。
166.在一些实施例中，介电保护层形成在栅极盖层上，同时蚀刻下层间介电层以形成接触开口。
167.在一些实施例中，选择性蚀刻以及沉积制程包括在栅极盖层以及下层间介电层上方同时流动等离子体蚀刻剂以及选择性前驱物气体。
168.在一些实施例中，等离子体蚀刻剂不同于选择性前驱物气体。
169.在一些实施例中，等离子体蚀刻剂的流速大于选择性前驱物气体的流速。
170.在一些实施例中，选择性蚀刻以及沉积制程包括执行选择性蚀刻制程，同时执行选择性沉积制程。
171.在一些实施例中，选择性蚀刻以及沉积制程是在大约0℃至150℃之间的温度执行。
172.在一些实施例中，栅极盖层包括第一介电材料，并且下层间介电层包括第二介电材料，第二介电材料不同于第一介电材料。
173.在一些实施例中，第一介电材料是非氧化物介电材料，并且第二介电材料是氧化物。
174.在一些实施例中，本公开提供一种制造集成芯片的方法，包括：在基板上方形成晶体管结构，其中晶体管结构包括一对源极/漏极区以及栅极电极，栅极电极在一对源极/漏极区之间；在基板上方在一对源极/漏极区上方以及在栅极电极周围形成下蚀刻停止层以及下层间介电层，其中下层间介电层包括第一介电材料；凹蚀栅极电极，使得栅极电极的顶
表面低于下蚀刻停止层的顶表面；在凹蚀的栅极电极上形成栅极盖层，使得栅极盖层的顶表面与下层间介电层的顶表面对齐，其中栅极盖层包括第二介电材料，第二介电材料不同于第一介电材料；执行选择性蚀刻以及沉积制程，以沿着栅极盖层的顶表面选择性地形成介电保护层，同时选择性地蚀刻下层间介电层以在一对源极/漏极区上方定义接触开口，其中选择性蚀刻以及沉积制程包括在基板上方同时以第一流速流动等离子体蚀刻剂并且以第二流速流动选择性前驱物气体，第二流速小于第一流速；执行去除制程以去除介电保护层；以及在接触开口之中形成下源极/漏极接触件。
175.在一些实施例中，更包括：在下层间介电层以及下源极/漏极接触件上方形成上层间介电层；以及在上层间介电层之中形成上导电接触件，其中上导电接触件电性耦合至栅极电极以及下源极/漏极接触件。
176.在一些实施例中，栅极盖层连续地从下蚀刻停止层的顶表面延伸至栅极电极的顶表面。
177.在一些实施例中，沿着栅极盖层的顶表面选择性地形成介电保护层比通过等离子体蚀刻剂蚀刻介电保护层更快。
178.在一些实施例中，介电保护层包括导电材料。
179.在一些实施例中，等离子体蚀刻剂包括氟基蚀刻剂，并且选择性前驱物气体包括金属氟化物。
180.在一些实施例中，本公开提供一种集成芯片，包括：晶体管结构，设置在基板上方并且包括一对源极/漏极区以及栅极电极，栅极电极在一对源极/漏极区之间；下层间介电层，设置在一对源极/漏极区上方以及在栅极电极周围，其中栅极电极的顶表面从下层间介电层的顶表面凹陷，其中下层间介电层包括第一介电材料；栅极盖层，设置在栅极电极上，其中栅极盖层具有顶表面，顶表面与下层间介电层的顶表面对齐，其中栅极盖层包括第二介电材料，第二介电材料不同于第一介电材料；以及下源极/漏极接触件，设置在一对源极/漏极区的第一源极/漏极区上方，其中下源极/漏极接触件的顶表面与栅极盖层的顶表面对齐，其中下源极/漏极接触件包括本体区(body)以及第一突起(protrusion)，其中第一突起从本体区横向地延伸至栅极盖层的部分上方的一处，其中本体区的宽度是第一突起的宽度的至少20倍。
181.在一些实施例中，第一介电材料是氧化物并且第二介电材料是非氧化物介电材料。
182.在一些实施例中，更包括：侧壁间隔物，沿着栅极电极的侧壁设置；以及下蚀刻停止层，设置在侧壁间隔物与下层间介电层之间；其中栅极盖层从下蚀刻停止层的顶表面，沿着侧壁间隔物的侧壁，延伸至栅极电极的顶表面。
183.在一些实施例中，栅极盖层具有弯曲角落，弯曲角落直接相邻下源极/漏极接触件，其中第一突起直接接触并且顺应(conforms)弯曲角落。
184.在一些实施例中，第一突起的顶表面对齐栅极盖层的顶表面。
185.以上概述数个实施例的特征，以使所属技术领域中具有通常知识者可以更加理解本公开实施例的观点。所属技术领域中具有通常知识者应理解，可轻易地以本公开实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本公开实施例的精
神与范围，且可在不违背本公开实施例的精神和范围下，做各式各样的改变、取代和替换。因此，本公开的保护范围当视后附的权利要求书所界定为准。