半导体封装及其制造方法与流程

半导体封装及其制造方法
1.相关申请的交叉引用
2.本技术要求于2021年9月1日在韩国知识产权局递交的韩国专利申请no.10-2021-0116427的优先权，其全部公开通过引用并入本文以用于所有目的。
技术领域
3.本发明构思涉及一种半导体封装及其制造方法。


背景技术：

4.半导体封装可以通过各种类型的连接凸块安装在诸如主板的基板上。为了半导体封装与基板之间的稳定电连接，凸块下金属(ubm)层设置在半导体封装的再分布层与连接凸块之间。


技术实现要素：

5.示例实施例提供了一种具有改进的可靠性和批量生产率的半导体封装及其制造方法。
6.根据一些示例实施例，一种半导体封装包括：再分布部，包括绝缘层、在绝缘层上的再分布层、以及与再分布层连接的再分布通孔；凸块下金属(ubm)层，该ubm层包括在再分布部的下表面上的ubm焊盘和在ubm焊盘上的ubm通孔，ubm通孔穿透绝缘层；半导体芯片，在再分布部的上表面上，并且电连接到再分布层；粘合层，在ubm层与绝缘层之间，粘合层包括导电材料；以及连接凸块，在ubm焊盘下方，并连接到ubm层。ubm焊盘具有第一直径，并且ubm通孔具有小于第一直径的第二直径，以及ubm焊盘的上表面位于与绝缘层的下表面相同的高度处、或比绝缘层的下表面低的高度处。
7.根据一些示例实施例，一种半导体封装包括：再分布部，包括绝缘层、在绝缘层上的再分布层、以及与再分布层连接的再分布通孔；凸块下金属(ubm)层，在再分布部的下表面下方，并连接到再分布通孔；半导体芯片，在再分布部的上表面上，并电连接到再分布层；粘合层，在再分布部的下表面上并且在ubm层与绝缘层之间；以及连接凸块，在ubm焊盘下方，并连接到ubm层。ubm层的晶体结构与再分布层的晶体结构不同。
8.根据一些示例实施例，一种半导体封装包括：再分布部，包括绝缘层和在绝缘层上的再分布结构；凸块下金属(ubm)层，在再分布部下方，ubm层包括在再分布部的下表面下方的ubm焊盘和在绝缘层中、在ubm焊盘上的ubm通孔，并且ubm通孔将再分布结构和ubm焊盘连接；半导体芯片，在再分布部的上表面上，并电连接到再分布结构；以及连接凸块，在ubm焊盘下方，并连接到ubm焊盘。当在截面中观察时，ubm焊盘的上端具有第一宽度，且ubm焊盘的下端具有小于第一宽度的第二宽度，以及ubm通孔的上端具有第三宽度，且ubm通孔的下端具有大于第三宽度的第四宽度。
9.根据示例实施例，一种制造半导体封装的方法包括：在包括铜箔层的载体基板的上表面上形成第一掩模层；使用第一掩模层来图案化金属箔层，使得金属箔层的第一表面
的至少一部分被去除第一厚度；在金属箔层上形成再分布部，再分布部包括绝缘层和再分布结构；将半导体芯片安装在再分布部上；用封装层密封半导体芯片；去除载体基板的一部分，使得金属箔层保留在再分布部上；使用第二掩模层来图案化金属箔层，使得金属箔层的第二表面的至少一部分被去除第二厚度，并且绝缘层的至少一部分被暴露。包括具有第一厚度的凸块下金属(ubm)通孔和具有第二厚度的ubm焊盘的ubm层由保留的铜箔层形成。
附图说明
10.通过结合附图的以下详细描述，将更清楚地理解本发明构思的上述和其他方面、特征和优点，其中：
11.图1是根据一些示例实施例的半导体封装的示意性截面图；
12.图2是根据一些示例实施例的半导体封装的示意性局部放大图；
13.图3a和图3b是示出了根据一些示例实施例的半导体封装的一些区域的晶体结构的图；
14.图4a和图4b是根据一些示例实施例的半导体封装的局部放大图；
15.图5a和图5b是根据一些示例实施例的半导体封装的局部放大图；
16.图6a和图6b是根据一些示例实施例的半导体封装的局部放大图；
17.图7a和图7b是根据一些示例实施例的半导体封装的局部放大图；
18.图8是根据一些示例实施例的半导体封装的示意性截面图；
19.图9是根据一些示例实施例的半导体封装的示意性局部放大图；
20.图10是根据一些示例实施例的半导体封装的示意性截面图；
21.图11a至图11k是示意性地示出了根据一些示例实施例的制造半导体封装的方法的主要分步视图；以及
22.图12a至图12e是示意性地示出了根据一些示例实施例的制造半导体封装的方法的主要分步视图。
具体实施方式
23.在下文中，将参考附图来描述一些示例实施例。
24.除非另有说明，否则在本说明书中，诸如“平面图”、“上”、“上表面”、“下”、“下表面”、“侧”、“侧表面”等的空间相对术语基于附图，并且实际上，取决于元件设置的方向，术语可以被修改。例如，器件也可以以其他方式定向(例如，翻转和/或旋转90度和/或在其他方向)，并且将相应地解释本文中使用的空间相对术语。
25.当在本说明书中与数值相结合地使用术语“约”或“基本上”时，相关联的数值旨在包括在该数值附近的制造或操作公差(例如，
±
10％)。此外，当词语“约”和“基本上”与几何形状结合使用时，意图是不要求几何形状的精度，但该形状的宽容度在本公开的范围内。因此，尽管在示例实施例的描述中使用诸如“相同”、“同一”或“相等”的术语，但应当理解可以存在一些不精确性。因此，当一个元件或一个数值被称为与另一个元件相同或等于另一个数值时，应当理解，元件或数值在制造和/或操作公差范围(例如，
±
10％)内与另一个元件或另一个数值相同。
26.图1是根据一些示例实施例的半导体封装的示意性截面图。
27.图2是根据一些示例实施例的半导体封装的示意性局部放大图。图2是图1的区域
‘
a’的放大图。
28.参考图1和图2，半导体封装100可以包括：再分布部110，包括再分布层112；半导体芯片120，在再分布部110上；连接部分135，将半导体芯片120连接到再分布部110；封装层130，密封半导体芯片120；凸块下金属(ubm)层150，设置在再分布部110下方，并且包括ubm焊盘152和ubm通孔154；粘合层140，设置为覆盖ubm层150的上表面；以及连接凸块160，连接到ubm层150。
29.再分布部110可以对半导体芯片120的连接焊盘120p进行再分布。再分布部110可以包括绝缘层111、设置在绝缘层111上和/或绝缘层111中的再分布层112、以及竖直连接形成在不同层上的再分布层112的再分布通孔113。在一些示例实施例中，构成再分布部110的绝缘层111和再分布层112的层数可以不同地改变。在一些示例实施例中，再分布部110可以对应于中介层，例如，可以是有机中介层。
30.绝缘层111包括绝缘材料。绝缘材料可以是例如有机绝缘体，例如热固性树脂(例如，环氧树脂)和/或热塑性树脂(例如，聚酰亚胺)。例如，绝缘层111可以包括诸如光可成像介电(pid)树脂的光敏绝缘材料。附加地和/或备选地，绝缘层111可以包括与无机填料混合的树脂。例如，绝缘层111可以包括集成的有机-无机微膜(例如，味之素积层膜(abf))。绝缘层111中的每一个可以包括相同和/或不同的材料。根据例如构成各个层的材料和/或生产工艺，绝缘层111之间的边界可以是不可区分的。
31.再分布层112和再分布通孔113可以形成再分布结构，并且可以形成电路径。例如，再分布层112和再分布通孔113可以在连接焊盘120p与ubm焊盘152之间形成电路径。通过再分布层112和再分布通孔113，半导体芯片120可以被再分布到半导体芯片120外部的区域，例如，当在平面图中(例如，从z方向)观察时，半导体芯片120可以被再分布到不与半导体芯片120重叠的扇出区域。因此，半导体封装100可以被称为扇出半导体封装。再分布层112和再分布通孔113可以包括接地图案、电源图案和/或信号图案。再分布层112可以在x-y平面上设置为线形状和/或条形状，并且再分布通孔113可以具有侧表面向下倾斜并且宽度变窄的圆柱形状和/或圆锥形状。尽管再分布通孔113被示出为具有内部完全填充有导电材料的填充通孔结构，但示例实施例不限于此。例如，再分布通孔113可以具有共形通孔形状，其中金属材料沿着通路孔的内壁形成。
32.再分布层112和再分布通孔113可以包括导电材料，例如铜(cu)、铝(al)、银(ag)、锡(sn)、金(au)、镍(ni)、铅(pb)、钛(ti)和/或其合金。在一些示例实施例中，再分布层112和再分布通孔113可以形成一体。如图2所示，再分布层112和再分布通孔113可以包括设置在其下方的籽晶层112s。籽晶层112s可以沿着再分布层112的下表面、再分布通孔113的侧表面和/或再分布通孔113的下表面延伸。籽晶层112s可以在用于形成再分布层112和再分布通孔113的电镀工艺期间用作电镀籽晶层。籽晶层112s可以包括与再分布层112和/或再分布通孔113的材料相同的材料。籽晶层112s可以具有例如包括第一导体(例如，金属，如钛(ti))的下层和包括第二导体(例如，金属，如铜(cu))的上层的多层结构。在一些示例实施例中，第二导体可以是(和/或包括)与再分布层112和/或再分布通孔113相同的材料。再分布层112中的最上再分布层112p可以用作用于安装半导体芯片120的焊盘。在一些实施例中，最上再分布层112p可以包括单独的表面处理层。表面处理层可以包括例如金(au)、锡
(sn)、银(ag)和镍(ni)中的至少一种。
33.半导体芯片120可以设置在再分布部110的第二表面s2(例如，上表面)上，并且可以包括下连接焊盘120p。半导体芯片120可以例如通过倒装芯片接合方法安装在再分布部110上。半导体芯片120可以包括器件层，该器件层位于设置有连接焊盘120p的下部中并且该器件层设置有设置在其上的集成电路(ic)。半导体芯片120可以是和/或包括逻辑半导体芯片和/或存储器半导体芯片。逻辑半导体芯片可以是微处理器，例如中央处理单元(cpu)、控制器、专用集成电路(asic)等。存储器半导体芯片可以是易失性存储器(例如，动态随机存取存储器(dram)和/或静态随机存取存储器(sram))和/或非易失性存储器(例如，闪存)。
34.半导体芯片120的主体部分可以包括元素半导体和/或化合物半导体，例如硅(si)、锗(ge)、砷化镓(gaas)等，并且连接焊盘120p可以包括诸如钨(w)、铝(al)、铜(cu)等的导电材料。暴露连接焊盘120p的钝化层还可以设置在半导体芯片120的下表面上。钝化层可以包括绝缘材料。例如，钝化层可以包括氧化硅层、氮化硅层等中的至少一种。
35.连接部分135可以将半导体芯片120连接到再分布部110的最上再分布层112p。连接部分135可以包括例如导电材料，和/或可以具有焊盘、球形或销钉形状。连接部分135可以包括例如锡(sn)和/或包含锡(sn)的合金(sn-ag-cu)。在一些实施例中，连接部分135可以包括诸如焊料的共晶合金。
36.在一些实施例中，围绕连接部分135的底部填充层还可以设置在半导体芯片120与再分布部110之间。附加地和/或备选地，根据示例实施例，半导体芯片120也可以通过导线接合方法安装在再分布部110上。
37.封装层130可以封装并保护半导体芯片120。例如，封装层130可以设置为覆盖半导体芯片120的侧表面和上表面，但示例实施例不限于此。封装层130可以包括绝缘材料，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、包括无机填料和/或玻璃纤维的预浸料、集成的有机-无机微膜(例如，abf)、玻璃增强层压材料(例如，阻燃剂4(fr-4))、双马来酰亚胺-三嗪(bt)、环氧模塑料(emc)、pid等。
38.ubm层150的至少一部分可以设置在再分布部110的第一表面s1(例如，下表面)上，并且ubm层150的至少一部分可以设置在再分布部110中。例如，ubm层150可以包括ubm焊盘152和ubm通孔154。ubm焊盘152和ubm通孔154是指ubm层150的区域，为了便于描述，其被划分为区域。因此，ubm焊盘152和ubm通孔154可以一体地形成，并且因此它们之间的界面可以不存在。在ubm层150中，ubm通孔154可以指掩埋在再分布部110的绝缘层111中并且具有被粘合层140围绕的侧表面的区域，并且ubm焊盘152可以指位于第一表面s1上的区域。
39.ubm焊盘152可以与连接凸块160物理接触和/或电接触，并且可以设置为在绝缘层111的下表面上延伸，例如沿着第一表面s1延伸。ubm焊盘152的上表面可以位于与绝缘层111的第一表面s1相同的高度处和/或比绝缘层111的第一表面s1低的高度处。ubm焊盘152的上表面可以位于与粘合层140的下表面相同的高度处，并且可以沿着绝缘层111的第一表面s1延伸。ubm焊盘152的上表面(例如，向上暴露的表面)可以覆盖有粘合层140。ubm通孔154可以穿透绝缘层111以将再分布通孔113和ubm焊盘152连接。粘合层140可以插入在再分布通孔113与ubm焊盘152之间。例如，ubm通孔154的上表面和侧表面可以覆盖有粘合层140。ubm通孔154的下表面可以从绝缘层111的下表面向下突出粘合层140的厚度t4。
40.如图2所示，ubm焊盘152的侧表面和ubm通孔154的侧表面可以具有不同类型的倾
斜度。例如，ubm焊盘152和ubm通孔154可以具有沿相反方向渐缩的形状。在一些实施例中，ubm焊盘152可以具有宽度向下减小的倾斜度，使得上端或上表面处的宽度大于下端(和/或下表面)处的宽度。备选地，ubm通孔154可以具有宽度朝向底部增加的倾斜度，使得上端或上表面处的宽度小于下端或下表面处的宽度。该形状可以是由于例如ubm焊盘152和ubm通孔154在不同工艺操作中的图案化。这将在下面参考图11a至图11k更详细地描述。
41.ubm焊盘152可以具有第一直径d1，并且ubm通孔154可以具有小于第一直径d1的第二直径d2。例如，第一直径d1可以在约200μm至约300μm的范围内，并且第二直径d2可以在约150μm至约250μm的范围内，但示例实施例不限于此。第一直径d1和第二直径d2例如可以大于再分布部110的再分布通孔113的第三直径d3。直径可以是例如平均(例如，均值)直径、沿厚度方向在中心处测量的(例如，中值)直径、和/或可以指示在ubm焊盘152、ubm通孔154和/或再分布通孔113不再是圆形的情况下的最大宽度。在ubm焊盘152与ubm通孔154彼此接触的区域中，ubm焊盘152的上端的宽度可以大于ubm通孔154的下端的宽度。
42.ubm焊盘152可以具有第一厚度t1，并且ubm通孔154可以具有等于或不同于第一厚度t1的第二厚度t2。在一些示例实施例中，第一厚度t1和第二厚度t2的相对大小可以不同地改变。ubm层150的总厚度t3可以例如在约3μm至约20μm的范围内，并且ubm焊盘152的第一厚度t1可以在约2μm至约12μm的范围内，例如在约3μm至约10μm的范围内。如果ubm焊盘152的第一厚度t1小于上述范围，则由于连接凸块160设置为覆盖侧表面而导致的润湿效应可以降低，并且如果ubm焊盘152的第一厚度t1大于上述范围，则可能难以使用市售的载体基板10制造ubm焊盘(参考图11a)。在一些示例实施例中，由于ubm焊盘152从再分布部110向下突出并且设置为使得连接凸块160覆盖ubm焊盘152的侧表面，因此从连接凸块160、绝缘层111和ubm焊盘152的接触点生成的裂纹不能简单地沿直线(例如，沿x方向)传播，因此可以增加或扩展传播区域和/或路径，并且因此可以改进可靠性。
43.ubm层150可以包括导电材料，例如铜(cu)、铝(al)、银(ag)、锡(sn)、金(au)、镍(ni)、铅(pb)、钛(ti)、其合金等。例如，在一些示例实施例中，ubm层150可以由铜(cu)形成。在这些情况下，ubm层150可以使用例如铜箔层150p(参考图11a)来形成，该铜箔层150p形成载体基板10(参考图11a)的在半导体封装100的制造工艺期间使用的一部分。即使当ubm层150和再分布部110的再分布层112二者包括铜(cu)时，ubm层150和再分布层112也可以具有不同的晶体结构。ubm层150可以具有与再分布部110的再分布通孔113的晶体结构不同的晶体结构。这将在下面参考图3a和图3b更详细地描述。
44.粘合层140可以设置在ubm层150与绝缘层111之间以及ubm层150与再分布通孔113之间，以覆盖ubm层150的上表面。粘合层140可以沿着ubm层150的上表面延伸并且可以不延伸到ubm焊盘152之外。粘合层140加强ubm层150与再分布部110之间的粘附性(例如，与绝缘层111的粘附性)，从而改进半导体封装100的可靠性并在制造工艺期间促进载体基板10的分离(参考图11i)。为此，粘合层140的厚度t4例如可以在约100nm至约500nm的范围内。粘合层140可以包括与ubm层150和再分布通孔113不同的导电(例如，金属和/或含金属)材料，例如，包括钛(ti)、氮化钛(tin)等。
45.连接凸块160可以设置在再分布部110的第一表面s1上，以覆盖ubm焊盘152的整个下表面和侧表面。连接凸块160可以将半导体封装100物理连接和/或电连接到诸如主板等的外部设备(未示出)。连接凸块160可以具有比连接部分135大的宽度、大小和/或直径。连
接凸块160可以包括低熔点金属，例如锡(sn)或包括锡(sn)的合金(sn-ag-cu)，但示例实施例不限于此。连接凸块160可以具有焊盘、球形和/或销钉形状，并且可以由单层和/或多层形成。例如，当连接凸块160由多层形成时，连接凸块160可以包括铜柱和焊料。
46.在一些示例实施例中，连接凸块160的形状、数量、间距、布置等可以不同地改变。例如，可以设置数十至数千个连接凸块160。连接凸块160的一部分可以设置在扇出区域中。
47.图3a和图3b是示出了根据示例实施例的半导体封装的一些区域的晶体结构的图。
48.图3a和图3b示出了图1和图2的半导体封装100的ubm层150和再分布层112由相同材料(例如，铜(cu))形成的情况下的晶体结构。
49.参考图3a，ubm层150可以如上所述使用第二金属箔层150p(参考图11a)来形成，该第二金属箔层150p形成载体基板10(参考图11a)的在半导体封装100的制造工艺期间使用的一部分。第二金属箔层150p可以例如通过用辊子轧制来制造，并且因此可以具有晶体结构，该晶体结构包括在z方向上压制的形式(例如，在x和y方向上延伸的形式)的扁平晶粒g1。
50.参考图3b，再分布层112通过电镀工艺和/或溅射工艺从籽晶层112s(参考图2)生长，并且因此可以具有晶体结构，该晶体结构包括在z方向上相对伸长的柱状晶粒g2。再分布通孔113(参考图2)也可以具有与再分布层112相同的晶体结构。
51.因此，即使当ubm层150、再分布层112和再分布通孔113同样地包括相同的材料(例如，铜(cu))时，ubm层150也可以具有与再分布层112和再分布通孔113的晶体结构不同的晶体结构。构成ubm层150的晶粒g1可以主要具有在x方向和y方向上延伸的扁平形状，并且构成再分布层112和再分布通孔113的晶粒g2可以主要具有在z方向上延伸的细长形状。例如通过诸如透射电子显微镜(tem)的电子显微镜分析，可以容易地分析晶体结构的这种差异。
52.图4a和图4b是根据示例实施例的半导体封装的局部放大图。图4a和图4b分别示出了对应于图2的区域。
53.参考图4a，在半导体封装100a中，粘合层140a可以设置在再分布通孔113周围，但不插入在再分布通孔113与ubm通孔154之间。粘合层140a可以不覆盖再分布通孔113的下表面。因此，再分布通孔113可以直接连接到ubm通孔154。
54.在下面参考图11e描述的半导体封装件100的制造工艺期间，可以通过在形成通路孔vh期间去除通过通路孔vh暴露的粘合层140a来形成粘合层140a的该形式。
55.参考图4b，在半导体封装100b中，可以省略粘合层140(参考图1和图2)。在这些情况下，ubm层150的上表面可以与绝缘层111直接接触。在工艺期间确保绝缘层111与构成ubm层150的第二金属箔层150p(参考图11a)之间的粘合力的情况下，可以如上所述省略粘合层140。
56.图5a和图5b是根据一些示例实施例的半导体封装的局部放大图。图5a和图5b分别示出了对应于图2的区域。
57.参考图5a，在半导体封装100c中，ubm层150c可以包括多个ubm通孔154。作为ubm通孔154，两个或更多个(例如，四个)ubm通孔154可以设置在ubm焊盘152的上表面上以彼此间隔开。在一些示例实施例中，ubm通孔154的数量可以不同地改变。ubm通孔154中的每一个可以具有在例如约30μm至约70μm范围内的直径。然而，ubm通孔154的大小可以根据ubm焊盘152的大小和ubm通孔154的数量而不同地改变。
58.ubm通孔154中的每一个可以连接到再分布通孔113，但配置不限于此。在一些示例实施例中，粘合层140可以设置为覆盖ubm通孔154中的每一个的上表面和侧表面、以及覆盖ubm焊盘152的上表面。然而，示例实施例不限于此。例如，在一些示例实施例中，粘合层140可以不设置在ubm通孔154与再分布通孔113之间和/或可以被省略。
59.参考图5b，在半导体封装100d中，在ubm层150d的情况下，ubm焊盘152的直径和ubm通孔154的直径可以基本相同。例如，ubm焊盘152的上表面上的宽度和ubm通孔154的下表面上的宽度可以基本相同。然而，即使在这种情况下，ubm焊盘152和ubm通孔154的侧表面的倾斜形状也可以彼此不同，并且可以沿相反方向渐缩，如上面参考图1和图2所描述的。
60.因此，在一些示例实施例中，ubm焊盘152和ubm通孔154的相对直径可以在ubm焊盘152的直径不小于ubm通孔154的直径的范围内不同地改变。
61.图6a和图6b是根据一些示例实施例的半导体封装的局部放大图。图6a和图6b分别示出了对应于图2的区域。
62.参考图6a，在半导体封装100e中，最下绝缘层111可以具有在ubm层150的外围中向上凹陷的形状。例如，绝缘层111的下表面(例如，图1的第一表面s1)可以在ubm焊盘152和粘合层140的侧表面的外部区域中向上凹陷第一深度dh1。由此形成的绝缘层111的侧表面可以覆盖有连接凸块160，但示例实施例不限于此。
63.绝缘层111的形状可以例如通过在下面参考图11k描述的半导体封装100的制造工艺期间去除绝缘层111的一部分以及第二金属箔层150p来形成。
64.参考图6b，半导体封装100f还可以包括设置在ubm层150的下表面上的表面处理层170。表面处理层170可以设置在ubm焊盘152的下表面上。表面处理层170可以由单层和/或多层形成。表面处理层170可以包括与ubm焊盘152的材料不同的材料。例如，表面处理层170可以包括金(au)、锡(sn)、银(ag)和镍(ni)中的至少一种。表面处理层170的材料可以被选择为使得表面处理层170改进ubm焊盘152的耐用性和/或改进ubm焊盘152与连接凸块160之间的粘附性。
65.例如在下面参考图11j描述的半导体封装100的制造工艺期间，可以在形成第二掩模层ml2之前形成表面处理层170。
66.图7a和图7b是根据一些示例实施例的半导体封装的局部放大图。图7a和图7b分别示出了对应于图2的区域。
67.参考图7a，在半导体封装100g中，连接凸块160可以设置为仅覆盖ubm焊盘152的侧表面的一部分，例如下部区域。在一些示例实施例中，连接凸块160覆盖ubm焊盘152的侧表面的程度可以不同地改变。
68.参考图7b，在半导体封装100h中，连接凸块160设置在ubm焊盘152的下表面上并且可以不覆盖侧表面。因此，在一些示例实施例中，可以根据连接凸块160和ubm焊盘152的相对大小、连接凸块160的接合工艺等来改变连接凸块160的布置。
69.半导体封装100h的再分布部110(参考图1)还可以包括设置在最下绝缘层111的下表面上的钝化层116。钝化层116可以设置为与ubm层150横向间隔开。钝化层116可以保护再分布部110并且可以设置为暴露ubm层150。钝化层116可以包括绝缘材料，例如热固性树脂(例如，环氧树脂)和/或热塑性树脂(例如，聚酰亚胺)。本示例实施例的钝化层116与连接凸块160的布置无关，并且可以例如独立地与其他实施例组合。
70.图8是根据一些示例实施例的半导体封装的示意性截面图。
71.图9是根据一些示例实施例的半导体封装的示意性局部放大图。图9是图8的区域
‘
b’的放大图。
72.参考图8和图9，在半导体封装100i中，ubm层150i可以具有与图1和图2的形状不同的形状。ubm层150i不包括对应于图2的ubm通孔154的区域，并且可以完全设置在绝缘层111的第一表面s1上。ubm层150i可以设置在绝缘层111和再分布部110的再分布通孔113的下表面上，其中粘合层140插入在其间。ubm层150i的上表面可以覆盖有粘合层140，并且ubm层150i的侧表面的至少一部分和下表面可以覆盖有连接凸块160。
73.ubm层150i可以具有宽度向下减小的倾斜度，使得上端或上表面上的宽度和/或直径大于下端或下表面上的宽度和/或直径，如图9所示。然而，根据一些示例实施例，ubm层150i的侧表面的倾斜角可以在上述范围内不同地改变。ubm层150i的厚度t5可以在例如约3μm至约20μm的范围内。如上所述，ubm层150i可以具有与再分布层112和再分布通孔113的晶体结构不同的晶体结构。
74.对于ubm层150i和其他组件，可以同样地应用上面参考图1和图2描述的描述。此外，半导体封装100i可以与图4a、图4b和/或图6a至图7b的示例实施例结合。
75.图10是根据一些示例实施例的半导体封装的示意性截面图。
76.参考图10，半导体封装300还可以包括设置在第一半导体封装100j上的第二半导体封装200。例如，半导体封装300可以是其中第二半导体封装200堆叠在第一半导体封装100j上的封装上封装(pop)类型，并且在功能上可以是系统级封装(sip)。
77.与上面参考图1描述的半导体封装100相比，第一半导体封装100j还可以包括穿透封装层130的导电柱182、在导电柱182上的上焊盘185、以及钝化层190。导电柱182可以将最上再分布层112p和上焊盘185连接。导电柱182和上焊盘185可以包括诸如金属的导电材料。钝化层190可以设置在封装层130的上表面上并且可以包括绝缘材料。
78.尽管第一半导体封装100j具有包括图1和图2的示例实施例中的ubm层150的结构，但配置不限于此。在一些示例实施例中，上面参考图4a至图9描述的示例实施例中的任何一个可以用于第一半导体封装100j。
79.第二半导体封装200可以包括基板210、上半导体芯片220a和220b、上封装层230、上连接部分235和上连接凸块260。
80.基板210可以包括通过上表面和下表面暴露的导电焊盘212。基板210可以包括例如硅(si)、玻璃、陶瓷和/或塑料。基板210可以通过其中的互连图案包括电路径213，并且可以具有多层结构。
81.上半导体芯片220a和220b可以包括逻辑半导体芯片和/或存储器半导体芯片。上半导体芯片220a和220b可以是相同和/或不同的芯片类型。上半导体芯片220a和220b可以具有设置在其下部中的器件层，并且上半导体芯片220a和220b的下表面可以是有源表面，但在示例实施例中有源表面的布置位置可以不同地改变。
82.上封装层230设置为围绕上半导体芯片220a和220b，并且可以用于保护上半导体芯片220a和220b。上封装层230可以由例如硅基材料、热固性材料、热塑性材料、经uv处理的材料等形成。
83.上连接部分235可以将上半导体芯片220a和220b电连接到基板210的上焊盘212。
上连接部分235可以包括诸如焊料的低熔点金属，但示例实施例不限于此。例如，上连接部分235可以包括诸如导线等的各种类型的信号传输介质。
84.上连接凸块260可以设置在基板210的下表面上。上连接凸块260可以将第二半导体封装200连接到设置在其下方的第一半导体封装100j，从而将第一半导体封装100j与第二半导体封装200彼此电连接。上连接凸块260可以包括导电材料，例如，焊料、锡(sn)、银(ag)、铜(cu)、铝(al)、其合金等中的至少一种。在一些示例实施例中，具有与ubm层150相同结构的上ubm层还可以设置在彼此连接的上焊盘212与上连接凸块260之间。
85.第二半导体封装200的结构是示例，并且具有各种结构的半导体封装可以堆叠在第一半导体封装100j上。在一些示例实施例中，插入基板还可以设置在第一半导体封装件100j与第二半导体封装件200之间。
86.图11a至图11k是示意性地示出了根据一些示例实施例的制造半导体封装的方法的主要分步视图。图11a至图11k示出了制造图1和图2的半导体封装的示例方法。
87.参考图11a，第一掩模层ml1可以形成在载体基板10上。
88.载体基板10可以包括芯层11、在于芯层11的上表面和下表面上的第一金属箔层12、以及设置在位于芯层11的上表面上的第一金属箔层12上的第二金属箔层150p。芯层11可以包括绝缘树脂和无机填料(例如，玻璃纤维)，并且可以是例如预浸料。第一金属箔层12和第二金属箔层150p可以包括金属(和/或含金属)材料，例如铜(cu)，并且可以各自由铜箔形成。芯层11还可以包括设置在第一金属箔层12与第二金属箔层150p之间的有机释放层。第二金属箔层150p可以是通过后续工艺形成ubm层150(参考图1)的层。载体基板10可以具有以下结构：与有机释放层和第二金属箔层150p相对应的可分离cu箔附接到与芯层11和第一金属箔层12相对应的覆铜层压板(ccl)上。
89.可以通过光刻工艺来图案化并形成第一掩模层ml1。例如，第一掩模层ml1可以形成在第二金属箔层150p上以对应于将形成ubm通孔154(参考图1)的区域。第一掩模层ml1可以包括例如干膜抗蚀剂(dfr)。
90.参考图11b，可以使用第一掩模层ml1对第二金属箔层150p的上部进行图案化。例如，可以部分地去除第二金属箔层150p未被第一掩模层ml1保护的部分。
91.通过使用第一掩模层ml1作为掩模执行蚀刻工艺，第二金属箔层150p可以从上表面被去除至预定深度dh2和/或厚度。深度dh2可以对应于ubm通孔154(参考图1)的厚度。深度dh2例如可以是第二金属箔层150p的总厚度的一半或与其类似，并且可以在示例实施例中不同地改变。在该操作中，形成ubm通孔154的区域可以形成。
92.参考图11c，粘合层140可以形成在经图案化的第二金属箔层150p上。
93.粘合层140可以通过例如溅射工艺来形成。粘合层140可以沿着第二金属箔层150p的经图案化的上表面共形地形成。粘合层140可以包括金属材料，例如钛(ti)。
94.参考图11d，再分布部110(参考图1)的绝缘层111可以形成在粘合层140上。
95.绝缘层111包括绝缘材料，例如pid。绝缘层111可以通过将pid层压和/或涂布到粘合层140和/或经图案化的第二金属箔150p上来形成。绝缘层111可以形成为覆盖第二金属箔层150p和粘合层140的弯曲上表面，并且具有平坦的上表面。在本实施例中，由于第二金属箔层150p从上部被部分地图案化，因此当绝缘层111形成在第二金属箔层150p上时，起伏可以显著减少。
96.参考图11e，绝缘层111可以被图案化以形成通路孔vh。
97.通路孔vh可以通过光刻工艺和蚀刻工艺来形成。通路孔vh可以形成在由于第二金属箔层150p未被去除且被保留而形成的突出区域(未示出)上，并且可以形成为暴露设置在其下方的粘合层140。
98.参考图11f，再分布部110可以通过重复执行以下工艺来形成：通过填充通路孔vh形成再分布通孔113、形成再分布层112以及形成绝缘层111。
99.再分布通孔113和再分布层112可以通过以下步骤形成：通过使用干膜蚀刻等暴露其中要形成图案的区域、在所暴露的区域中形成籽晶层122s(参考图2)、以及使用电镀工艺填充导电材料。再分布部110可以通过重复形成绝缘层111、再分布通孔113和再分布层112的工艺来形成。最上再分布层112p可以形成为在再分布部110的上表面上突出。在一些实施例中，在形成再分布部110之后，还可以执行再分布结构的电检查。
100.参考图11g，半导体芯片120可以安装在再分布部110上。
101.半导体芯片120可以通过连接部分135通过焊料接合安装在再分布部110上。半导体芯片120可以通过连接部分135物理连接和电连接到最上再分布层112p。
102.参考图11h，可以形成模制半导体芯片120的封装层130。
103.封装层130可以形成为覆盖半导体芯片120、以及覆盖再分布部110的上表面。封装层130可以通过层压(例如，薄膜形式的)密封材料和/或通过施加和固化液态形式的密封材料来形成。封装层130可以包括绝缘材料，例如emc。
104.参考图11i，可以去除再分布部110下方的载体基板10的一部分。
105.可以去除载体基板10的芯层11和第一金属箔层12，并且可以保留第二金属箔层150p。芯层11和第一金属箔层12可以通过例如分离第二金属箔层150p下方的有机释放层来分离。在该操作中，第二金属箔层150p未被去除并且可以通过粘合层140保持稳定地附接。
106.参考图11j，在将包括再分布部110和半导体芯片120的结构反转使得第二金属箔层150p位于上部之后，第二掩模层ml2可以形成在第二金属箔层150p上。
107.在一些实施例中，在单独的载体进一步附接到封装层130上之后，可以形成第二掩模层ml2。可以通过例如光刻工艺来图案化并形成第二掩模层ml2。第二掩模层ml2可以形成为覆盖要形成ubm焊盘152(参考图1)的区域中的第二金属箔层150p。因此，形成第二掩模层ml2的区域可以与图11a中形成第一掩模层ml1的区域竖直重叠，并且可以包括形成第一掩模层ml1的区域。第二掩模层ml2可以包括例如dfr。
108.参考图11k，可以使用第二掩模层ml2对第二金属箔层150p的上部进行图案化。
109.第二金属箔层150p可以通过使用第二掩模层ml2执行蚀刻工艺来去除，以暴露设置在其下方的绝缘层111。第二金属箔层150p可以被去除保留在绝缘层111上的厚度，并且该厚度可以对应于ubm焊盘152的厚度(参考图1)。在该操作中，形成ubm焊盘152的区域可以形成。在该操作中，当去除第二金属箔层150p的部分时，也可以去除在其下方的所暴露的粘合层140。
110.接下来，一起参考图2，可以去除第二掩模层ml2，并且可以形成连接凸块160。
111.最后保留的第二金属箔层150p可以形成ubm层150。例如，连接凸块160可以例如通过附接构成连接凸块160的导电球并执行回流工艺来形成。
112.根据本示例实施例，通过使用载体基板10的第二金属箔层150p形成ubm层150，与
使用单独的电镀工艺的情况相比，可以简化制造工艺。由于ubm层150是通过从上表面和下表面通过两次蚀刻工艺对第二金属箔层150p进行图案化来形成的，因此可以促进实现ubm焊盘152从再分布部110向下突出的形式。因此，如上面参考图1和图2所描述的，可以扩展与连接凸块160的界面处的裂纹传播路径。
113.图12a至图12e是示意性地示出了根据一些示例实施例的制造半导体封装的方法的主要分步视图。图12a至图12e示出了制造图8和图9的半导体封装的方法的示例实施例。
114.参考图12a，粘合层140可以形成在载体基板10上。
115.对于载体基板10，可以同样地应用上面参考图11a描述的描述。粘合层140可以通过例如溅射工艺形成在第二金属箔层150p的平坦上表面上。粘合层140可以包括金属材料，例如钛(ti)。
116.参考图12b，再分布部110可以形成在粘合层140上。
117.再分布部110可以通过执行与上面参考图11d至图11f描述的相同的工艺来形成。
118.参考图12c，在半导体芯片120安装在再分布部110上并形成封装层130之后，可以去除再分布部110下方的载体基板10的一部分。
119.通过执行与上面参考图11g和图11h描述的相同的工艺，可以安装半导体芯片120并且可以形成封装层130。在载体基板10的情况下，如上面参考图11i所描述的，去除芯层11和第一金属箔层12，并且可以仅保留第二金属箔层150p。
120.参考图12d，在将包括再分布部110和半导体芯片120的结构反转使得第二金属箔层150p位于上部之后，第二掩模层ml2可以形成在第二金属箔层150p上。
121.第二掩模层ml2可以形成为覆盖要形成ubm层150i(参考图8)的区域中的第二金属箔层150p。
122.参考图12e，可以使用第二掩模层ml2对第二金属箔层150p进行图案化。
123.可以使用第二掩模层ml2作为掩模来执行蚀刻工艺以去除第二金属箔层150p，以暴露设置在其下方的绝缘层111。在该操作中，可以对第二金属箔层150p的整个厚度执行图案化，并且当去除第二金属箔层150p时，也可以去除在其下方的所暴露的粘合层140。
124.接下来，一起参考图8，可以去除第二掩模层ml2，并且可以形成连接凸块160。第二金属箔层150p的保留部分可以形成ubm层150i(参考图8)。
125.如上所述，通过包括使用载体基板的铜箔所形成的ubm层，可以提供一种具有改进的可靠性和批量生产率的半导体封装及其制造方法。
126.虽然以上已经示出并描述了一些示例实施例，但本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和改变。