具有台阶状侧壁的半导体芯片及其制造方法与流程

1.本发明构思涉及半导体器件和/或半导体封装，更具体地，涉及具有台阶状侧壁的半导体芯片、包括半导体芯片的半导体封装和/或制造半导体芯片的方法。


背景技术：

2.一般地，其上形成有半导体器件的晶片分为其上形成有多个单元的芯片区域和将芯片相互区分开的划线道。诸如晶体管、电阻器和电容器的多个半导体器件形成在芯片区域上，而不形成在划线道上。沿着划线道切割晶片，以完成或分离每个半导体器件(或半导体芯片)。划线道可以在其上提供有用于曝光工艺的对准键、和/或测试图案，该测试图案用于监控形成在芯片区域上的半导体器件的电特性和缺陷图案以检查工艺是否正常执行。


技术实现要素：

3.本发明构思的一些示例实施方式提供了具有提高的可靠性的半导体芯片。
4.本发明构思的一些示例实施方式提供了具有提高的可靠性的半导体封装。
5.本发明构思的一些示例实施方式提供了能够提高产量的半导体芯片制造方法。
6.根据本发明构思的一些示例实施方式，一种半导体芯片可以包括：包括器件区域和边缘区域的基板；顺序堆叠在基板上的器件层和布线层；在布线层上的残留测试图案和子焊盘，子焊盘在器件区域上，残留测试图案在边缘区域上，残留测试图案的侧壁与基板的侧壁对准；以及覆盖子焊盘和残留测试图案的上电介质堆叠。上电介质堆叠可以暴露残留测试图案的顶表面的一部分。上电介质堆叠的侧壁可以具有台阶区域。
7.根据本发明构思的一些示例实施方式，一种半导体芯片可以包括：基板，包括器件区域和边缘区域；器件层和布线层，顺序堆叠在基板上；在布线层上的残留测试图案和子焊盘，子焊盘在器件区域上，残留测试图案在边缘区域上，残留测试图案的侧壁与基板的侧壁对准；上电介质堆叠，覆盖子焊盘和残留测试图案；钝化层，在上电介质堆叠上；分离电介质图案，穿透边缘区域上的布线层；接合焊盘，在上电介质堆叠中并连接到子焊盘；导电凸块，穿透钝化层并联接到接合焊盘；以及焊料层，联接到导电凸块。上电介质堆叠可以暴露残留测试图案的顶表面的一部分。上电介质堆叠的侧壁可以具有台阶区域。接合焊盘的顶表面可以位于距钝化层的顶表面第一深度处。台阶区域的底表面可以位于距钝化层的顶表面第二深度处。第二深度可以是第一深度的大约0.9倍至大约2.0倍。
8.根据本发明构思的一些示例实施方式，一种半导体芯片可以包括：基板，包括器件区域和边缘区域；器件层和布线层，顺序堆叠在基板上；在布线层上的残留测试图案和子焊盘，子焊盘在器件区域上，残留测试图案在边缘区域上，残留测试图案的侧壁与基板的侧壁对准；以及上电介质堆叠，覆盖子焊盘和残留测试图案。上电介质堆叠可以暴露残留测试图案的顶表面的一部分。器件层可以包括器件层间电介质层。上电介质堆叠可以包括顺序堆叠的多个上电介质层。上电介质层中最上面的上电介质层的侧壁处的表面粗糙度可以小于器件层间电介质层的侧壁处的表面粗糙度。
9.根据本发明构思的一些示例实施方式，一种半导体封装可以包括第一半导体芯片、堆叠在第一半导体芯片上的多个第二半导体芯片、以及覆盖第二半导体芯片的侧表面和第一半导体芯片的顶表面的模层。每个第二半导体芯片可以包括第二基板和在第二基板下方的电路结构。第二基板可以包括器件区域和围绕器件区域的边缘区域。该电路结构可以包括顺序堆叠在第二基板下方的器件层和布线层、在布线层下方的子焊盘和残留测试图案、以及覆盖子焊盘的底表面和残留测试图案的底表面的电介质堆叠。电介质堆叠的侧壁可以具有台阶区域。模层可以覆盖台阶区域。
10.根据本发明构思的一些示例实施方式，一种制造半导体芯片的方法可以包括：在包括多个器件区域和在器件区域之间的划线道区域的基板上形成布线层；在布线层上形成子焊盘和测试图案，子焊盘在器件区域中的对应器件区域上，测试图案在划线道区域上；形成覆盖子焊盘和测试图案的第一上电介质层；在第一上电介质层上形成连接到子焊盘的接合焊盘；形成覆盖接合焊盘和第一上电介质层的第二上电介质层；蚀刻测试图案上的第二上电介质层以形成暴露第一上电介质层的初步孔；以及蚀刻初步孔下方的第一上电介质层以形成暴露测试图案的第一孔，同时蚀刻在接合焊盘上的第二上电介质层以形成暴露接合焊盘的第二孔。
附图说明
11.图1是示出根据本发明构思的一些示例实施方式的半导体器件的平面图。
12.图2a是沿图1的线a-a'截取的截面图。
13.图2b是沿图1的线b-b'截取的截面图。
14.图3a是显示图2a的部分p1的放大图。
15.图3b是显示图2a的部分p2的放大图。
16.图4是显示晶圆的平面图。
17.图5a至图5k是示出制造具有图2a的截面的半导体芯片的方法的截面图。
18.图6是沿图1的线a-a'截取的截面图。
19.图7是根据本发明构思的一些示例实施方式的制造图6的半导体芯片的方法的截面图。
20.图8是沿图1的线a-a'截取的截面图。
21.图9a至图9c是示出制造图8的半导体芯片的方法的截面图。
22.图10是示出根据本发明构思的一些示例实施方式的半导体封装的截面图。
具体实施方式
23.现在将参照附图详细描述本发明构思的一些示例实施方式，以帮助清楚地说明本发明构思。
24.虽然在示例实施方式的描述中使用了术语“相同”、“相等”或“同样”，但应理解，可能存在一些不精确之处。因此，当一个元素被称为与另一个元素相同时，应理解，在期望的制造或操作公差范围(例如
±
10％)内，一个元素或值与另一元素相同。
25.当术语“约”或“基本上”在本说明书中与数值一起使用时，意指相关数值包括围绕所述及数值的制造或操作公差(例如
±
10％)。此外，当词语“大约”和“基本上”与几何形状
结合使用时，旨在是不需要几何形状的精度，但是该形状的范围在本公开的范围内。此外，不管数值或形状是否被修饰为“大约”或“基本上”，将理解，这些数值和形状应被解释为包括围绕所述数值或形状的制造或操作公差(例如
±
10％)。
26.图1是示出根据本发明构思的一些示例实施方式的半导体器件的平面图。图2a是沿着图1的线a-a'截取的截面图。图2b是沿图1的线b-b'截取的截面图。
27.参照图1、图2a和图2b，根据本示例实施方式的半导体芯片100可以包括基板1和电路结构cs。基板1可以包括例如半导体材料。基板1可以是单晶硅基板。基板1可以包括器件区域dr和围绕器件区域dr的边缘区域er。基板1可以具有彼此相反的第一表面1a和第二表面1b。电路结构cs可以设置在基板1的第一表面1a上。电路结构cs可以包括顺序堆叠的器件层dl、布线层li和上电介质堆叠ui。
28.在器件区域上，晶体管tr可以设置在基板1的第一表面1a上。虽然未示出，但是在器件区域dr上，第一表面1a可以在其上提供有浅隔离图案、存储单元、电容器等。基板1的第一表面1a可以覆盖有器件层间电介质层3。器件层间电介质层3可以具有单层或多层结构，包括例如选自硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
29.半导体芯片100的芯片侧壁100_s可以包括下钝化层40的侧壁、基板1的侧壁1_s、器件层间电介质层3的侧壁3_s、边缘下电介质堆叠7e的侧壁、第二残留测试图案14sr的侧壁、上电介质堆叠ui的侧壁ui_s和上钝化层29的侧壁。
30.在器件区域dr上，器件层间电介质层3可以在其中提供有连接到晶体管tr的接触插塞5c。在边缘区域er上，器件层间电介质层3可以在其中提供有第一保护环图案5g和第一切片坝5p。
31.接触插塞5c、第一保护环图案5g和第一切片坝5p可以包括相同的材料，诸如钨。尽管未示出，但是接触插塞5c、第一保护环图案5g和第一切片坝5p可以被提供在其侧表面和底表面上的阻挡金属覆盖。阻挡金属可以包括例如选自钛、钛氮化物、钽、钽氮化物和钨氮化物中的至少一种。接触插塞5c、第一保护环图案5g和第一切片坝5p可以穿透器件层间电介质层3。器件层dl可以由晶体管tr、层间电介质层3、接触插塞5c、第一保护环图案5g和第一切片坝5p构成。
32.类似于将在下面参照图1进行讨论的第五保护环图案14g，当在平面图中观察时，每个第一保护环图案5g可以具有围绕器件区域dr的环形状。第一保护环图案5g可以用于保护器件区域dr上的器件层dl免受湿气和/或物理裂缝的影响。类似于图1的第五切片坝图案14p，当在平面图中观察时，每个第一切片坝5p可以具有围绕第一保护环图案5g的环形状。第一切片坝5p可以用来保护器件区域dr上的器件层dl免受湿气和/或物理裂缝的影响。
33.布线层li可以设置在器件层间电介质层3上。布线层l1可以包括彼此间隔开的主下电介质堆叠7m和边缘下电介质堆叠7e。主下电介质堆叠7m和边缘下电介质堆叠7e可以各自包括多个下金属间电介质层10。下金属间电介质层10可以包括具有比硅氧化物的介电常数小的介电常数的低k电介质材料。例如，下金属间电介质层10可以是多孔电介质层。下金属间电介质层10可以包括sioch。每个下金属间电介质层10可以具有比器件层间电介质层3的机械强度小的机械强度。尽管未示出，但是可在下金属间电介质层10之间插置蚀刻停止层。蚀刻停止层可以包括例如硅氮化物、硅氮氧化物和硅碳氮化物中的一种。
34.主下电介质堆叠7m可以覆盖器件区域dr及其相邻部分的边缘区域er。当在如图1
所示的平面图中观察时，边缘下电介质堆叠7e可以具有环形状，可以设置在边缘区域er上，并且可以围绕主下电介质堆叠7m。边缘下电介质堆叠7e可以具有暴露的侧壁。边缘下电介质堆叠7e的侧壁可以与器件层间电介质层3的侧壁3_s对准。
35.布线层li可以包括设置在器件区域dr上的主下电介质堆叠7m中的多个下布线图案11，并且还可以包括将下布线图案11彼此连接的下通路图案9。布线层li可以进一步包括设置在边缘区域er上的主下电介质堆叠7m中的下保护环结构gs1和下切片坝结构ps1。
36.下保护环结构gs1可以包括第二保护环图案11g和将第二保护环图案11g彼此连接的第三保护环图案9g。第二保护环图案11g可以位于与下布线图案11的高度(水平)相同的高度(水平)处，并且可以包括与下布线图案11的材料相同的材料。第三保护环图案9g可以位于与下通路图案9的高度(水平)相同的高度(水平)处，并且可以包括与下通路图案9的材料相同的材料。当在平面图中观察时，第二保护环图案11g和第三保护环图案9g可以各自具有围绕器件区域dr的环形形状。下保护环结构gs1可以用于阻挡或保护器件区域dr上的布线层li免受湿气和/或物理裂缝的影响。
37.下切片坝结构ps1可以包括第二切片坝图案11p和将第二切片坝图案11p彼此连接的第三切片坝图案9p。第二切片坝图案11p可以位于与下布线图案11的高度(水平)相同的高度(水平)处，并且可以包括与下布线图案11的材料相同的材料。第三切片坝图案9p可以位于与下通路图案9的高度(水平)相同的高度(水平)处，并且可以包括与下通路图案9的材料相同的材料。当在平面图中观察时，第二切片坝图案11p和第三切片坝图案9p可以各自具有围绕下保护环结构gs1的环形形状。下保护环结构gs1可以用来阻挡或保护器件区域dr上的布线层li免受湿气和/或物理裂缝的影响。
38.布线层li可以包括设置在边缘下电介质堆叠7e中的第一残留测试图案11sr和将第一残留测试图案11sr彼此连接的第一测试通路图案9s。第一残留测试图案11sr可以位于与下布线图案11的高度(水平)相同的高度(水平)处，并且可以包括与下布线图案11的材料相同的材料。第一测试通路图案9s可以位于与下通孔图案9的高度(水平)相同的高度(水平)处，并且可以包括与下通孔图案9的材料相同的材料。第一残留测试图案11sr可以是例如测试图案的部分。第一残留测试图案11sr的侧壁可以与器件层间电介质层3的侧壁3_s对准。
39.布线层li可以由主下电介质堆叠7m、边缘下电介质堆叠7e、下布线图案11、下通路图案9、下保护环结构gs1、第一残留测试图案11sr和第一测试通路图案9s构成。
40.上电介质堆叠ui可以设置在布线层li上。上电介质堆叠ui可以包括顺序堆叠的第一、第二、第三、第四、第五、第六和第七上金属间电介质层13、15、17、19、23、25和27。第一、第二、第三、第四、第五、第六和第七上金属间电介质层13、15、17、19、23、25和27可以各自包括具有比下金属间电介质层10的介电常数大的介电常数的电介质材料。第一、第二、第三、第四、第五、第六和第七上金属间电介质层13、15、17、19、23、25和27可以各自具有比下金属间电介质层10的机械强度大的机械强度。
41.第一上金属间电介质层13可以在其上提供有子焊盘14、第五保护环图案14g、第五切片坝图案14p和第二残留测试图案14sr。可以提供多个第二残留测试图案14sr，并且多个第二残留测试图案14sr可以沿着半导体芯片100的边缘排成一列。
42.虽然未显示，但是可以在器件区域dr上的第一上金属间电介质层13上额外设置上
布线线路。
43.器件区域dr可以在其上提供有子焊盘14，边缘区域er可以在其上提供有第五保护环图案14g、第五切片坝图案14p和第二残留测试图案14sr。子焊盘14、第五保护环图案14g、第五切片坝图案14p和第二残留测试图案14sr可以位于相同的水平，并且在材料和厚度t1方面可以相同。
44.第一上通路图案12可以穿透第一上金属间电介质层13，并且可以将子焊盘14连接到下布线图案11之一。第四保护环图案12g可以穿透第一上金属间电介质层13，并且可以将第二保护环图案11g连接到第五保护环图案14g。第四切片坝图案12p可以穿透第一上金属间电介质层13，并且可以将第二切片坝图案11p连接到第五切片坝图案14p。第二测试通路图案12s可以穿透第一上金属间电介质层13，并且可以将第一残留测试图案11sr连接到第二残留测试图案14sr。第一上通路图案12、第四保护环图案12g、第四切片坝图案12p和第二测试通路图案12s可以位于相同的水平，并且在材料和厚度方面可以相同。
45.第四保护环图案12g和第五保护环图案14g可以构成上保护环结构gs2。当在平面图中观察时，上保护环结构gs2可以围绕器件区域dr。第四切片坝图案12p和第五切片坝图案14p可以构成上切片坝结构ps2。当在平面图中观察时，上切片坝结构ps2可以围绕上保护环结构gs2。上保护环结构gs2和上切片坝结构ps2可以用来阻挡或保护器件区域dr免受湿气和/或物理裂缝的影响。
46.第二、第三和第四上金属间电介质层15、17和19可以顺序地堆叠在第一上金属间电介质层13、子焊盘14、第五保护环图案14g、第五切片坝图案14p和第二残留测试图案14sr上。第一上金属间电介质层13和第二上金属间电介质层15可以各自包括例如硅氧化物、原硅酸四乙酯(teos)或高密度等离子体(hdp)氧化物。
47.第三上金属间电介质层17可以包括，例如硅氮化物。在这种情况下，第二上金属间电介质层15可以用作蚀刻停止层。在一些示例实施方式中，第三上金属间电介质层17可以包括其氢渗透性低的材料。在这种情况下，第三上金属间电介质层17可以用作氢阻挡物。例如，第三上金属间电介质层17可以包括从铝氧化物(alox)、钨氧化物(wox)和硅氮化物(sinx)中选择的至少一种。
48.第四、第五、第六和第七上金属间电介质层19、23、25和27可以包括例如高密度等离子体(hdp)氧化物、未掺杂的硅酸盐玻璃(usg)、原硅酸四乙酯(teos)、sin、sio2、sioc、sion和sicn中的一种。
49.第一上金属间电介质层13可以具有与边缘下电介质堆叠7e的侧壁对准的侧壁。第二、第三和第四上金属间电介质层15、17和19可以使其侧壁彼此对准，并且可以部分地暴露第二残留测试图案14sr的顶表面14sr_u。
50.第二上通路图案22可以联接到子焊盘14，同时穿透第二、第三和第四上金属间电介质层15、17和19。在器件区域dr上，接合焊盘21p可以设置在第四上金属间电介质层19上。第五和第六上金属间电介质层23和25可以顺序且共形地形成在第四上金属间电介质层19上。第五和第六上金属间电介质层23和25可以顺序且共形地覆盖接合焊盘21p的侧壁和顶表面。
51.第六上金属间电介质层25的一部分可以穿透上切片坝结构ps2和第二残留测试图案14sr之间的第一、第二、第三、第四和第五上金属间电介质层13、15、17、19和23，并且可以
插置在主下电介质堆叠7m和边缘下电介质堆叠7e之间。凹槽gr1可以形成在第一、第二、第三、第四和第五上金属间电介质层13、15、17、19和23中并且在主下电介质堆叠7m和边缘下电介质堆叠7e之间，并且第六上金属间电介质层25的一部分可以联接到器件层间电介质层3，同时覆盖凹槽gr1的侧壁和底表面。第六上金属间电介质层25可以用作盖层。
52.第七上金属间电介质层27可以具有平坦的顶表面。第七上金属间电介质层27的一部分可以插入到凹槽gr1中，从而填充凹槽gr1并构成分离电介质图案27b。
53.当在如图1所示的平面图中观察时，第七上金属间电介质层27的侧壁27_s可以具有沿第一方向x(或朝向器件区域dr)横向凹陷的凹陷区域lrc。可以提供多个横向的凹陷区域lrc，并且多个凹陷区域lrc可以相应地与第二残留测试图案14sr重叠。当在平面图中观察时，第七上金属间电介质层27可以在其侧壁27_s处具有不规则结构(例如方波形状)。第二、第三、第四、第五和第六上金属间电介质层15、17、19、23和25的侧壁可以具有类似于第七上金属间电介质层27的侧壁27_s一样的平坦形状。
54.参照图1和2a，在横向凹陷区域lrc中，半导体芯片100可以在其芯片侧壁100处具有台阶区域sdr或台阶轮廓。台阶区域sdr可以包括第一台阶区域sdr(1)和第二台阶区域sdr(2)。台阶区域sdr可以是双台阶区域。例如，半导体芯片100可以具有台阶状的芯片侧壁100_s。半导体芯片100的芯片侧壁100_s可以具有台阶状的形状。
55.第七上金属间电介质层27的侧壁27_s可以在凹陷区域lrc中具有第一台阶区域sdr(1)。上电介质堆叠ui可以在其侧壁ui_s处具有第一台阶区域sdr(1)。例如，第七上金属间电介质层27可以具有相对彼此偏移的上侧壁27_s(1)和下侧壁27_s(2)。对于第七上金属间电介质层27，上侧壁27_s(1)可以通过中间表面27_m连接到下侧壁27_s(2)。第七上金属间电介质层27可以具有相对于中间表面27_m成台阶状的顶表面27_u，该中间表面27_m相对于第二残留测试图案14sr的顶表面14sr_u(或者相对于第一上金属间电介质层13的顶表面)成台阶状，并且第二台阶区域sdr(2)可以由相对于彼此成台阶状的中间表面27_m和顶表面14sr_u形成。第七上金属间电介质层27的中间表面27_m可以位于距钝化层29的顶表面第二深度dt2处。第二深度dt2可以是例如将在下面讨论的第一深度dt1的大约0.9倍至大约2.0倍。
56.参照图1和图2b，当沿半导体芯片100的线b-b'截取的截面观察时，芯片侧壁100_s可能不是台阶状的，而是垂直平坦的。例如，第一、第二、第三、第四、第五、第六和第七上金属间电介质层13、15、17、19、23、25和27可以具有其侧壁，所有的侧壁彼此对准。上电介质堆叠ui可以具有与器件层间电介质层3的侧壁对准的侧壁。当在沿着半导体芯片100的线b-b'截取的截面中观察时，芯片侧壁100_s可以与切割表面cts重合。
57.参照图1和图2a，当在沿半导体芯片100的线a-a'截取的截面中观察时，切割表面cts可以包括下钝化层40的侧壁、基板1的侧壁1_s、器件层间电介质层3的侧壁3_s、边缘下电介质堆叠7e的侧壁和第二残留测试图案14sr的侧壁。
58.第七上金属间电介质层27可以用作掩埋电介质层。当在平面图中观察时，凹槽gr1和分离电介质图案27b可以各自具有围绕器件区域dr的环形形状。
59.分离电介质图案27b和第六上金属间电介质层25可以各自包括介电常数和机械强度大于下金属间电介质层10的介电常数和机械强度的电介质材料。第六上金属间电介质层25可以具有比分离电介质图案27b的密度大的密度。例如，第六上金属间电介质层25可以包
括高密度等离子体(hdp)氧化物，并且分离电介质图案27b可以包括原硅酸四乙酯(teos)。
60.由于布线层li包括其机械强度较低的下金属间电介质层10，物理裂纹可以容易地沿下金属间电介质层10向器件区域dr传播。相反，根据本发明构思的一些示例实施方式，凹槽gr1以及位于凹槽gr1中的分离电介质图案27b和第六上金属间电介质层25可以阻挡或防止物理裂纹从边缘区域er向器件区域dr传播。
61.当下金属间电介质层10包括多孔电介质材料时，水分可以容易地引入半导体芯片100中。相反，根据本发明构思的一些示例实施方式，凹槽gr1以及位于凹槽gr1中的分离电介质图案27b以及第六上金属间电介质层25可以阻挡或防止湿气从半导体芯片100的最外侧(例如，切割表面cts)引入到器件区域dr中。因此，半导体芯片100可以增加可靠性。
62.第七上金属间电介质层27的下侧壁27_s(2)可以与第二、第三、第四、第五和第六上金属间电介质层15、17、19、23和25的侧壁对准。上钝化层29可以设置在上电介质堆叠ui上。上钝化层29可以具有包括从硅氧化物、硅氮化物和sicn中选择的至少一种的单层或多层结构。上钝化层29可以具有与第七上金属间电介质层27的上侧壁27_s(1)对准的侧壁。
63.导电凸块37可以联接到接合焊盘21p，同时穿透上钝化层29和第五、第六和第七上金属间电介质层23、25和27。导电凸块37可以设置于在第五、第六和第七上金属间电介质层23、25和27中形成的第二孔h2中。第二孔h2可以具有第一深度dt1。第一深度dt1可以对应于上钝化层29的顶表面和接合焊盘21p的顶表面之间的距离。
64.导电凸块37的一部分可以突出超过上钝化层29。焊料层39可以接合到导电凸块37上。接合焊盘21p可以包括金属，例如铝。导电凸块37可以包括金属，例如铜。焊料层39可以包括例如从锡、铅和银中选择的至少一种。
65.下钝化层40可以覆盖基板1的第二表面1b。下钝化层40可以具有单层或多层结构，包括例如选自硅氧化物、硅氮化物和sicn中的至少一种。
66.在器件区域dr上，贯通电极tsv可以穿透器件层间电介质层3、基板1和下钝化层40。贯通电极tsv可以联接到下布线图案11之一。可以在贯通电极tsv和基板1之间插置贯通电介质层tl。贯通电介质层tl可以是例如硅氧化物层。下钝化层40可以在其下方提供有联接到贯通电极tsv的下接合焊盘46。贯通电极tsv可以包括金属，例如钨或铜。下结合焊盘46可以包括金属，诸如铜、金、镍或铝。
67.图3a是显示图2a的部分p1的放大图。图3b是显示图2a的部分p2的放大图。
68.参照图1、图2a、图3a和图3b，在横向凹陷区域lrc中，第七上金属间电介质层27的侧壁27_s或上电介质堆叠ui的侧壁ui_s可以具有表面粗糙度相对较小的相对平滑表面。相反，器件层间电介质层3的侧壁3_s可以具有相对粗糙的表面或相对大的表面粗糙度。第七上金属间电介质层27的侧壁27_s或上电介质堆叠ui的侧壁ui_s可以通过蚀刻工艺形成，因此可以具有相对小的表面粗糙度，但是器件层间电介质层3的侧壁3_s可以用刀片切割，因此可以具有相对大的表面粗糙度。
69.第七上金属间电介质层27在沿图2b所示的线b-b'截取的截面中在侧壁27_s处可以具有较大的表面粗糙度，而在沿图2a所示的线a-a'截取的截面中在侧壁27_s处可以具有较小的表面粗糙度。
70.对于根据本发明构思的一些示例实施方式的半导体芯片100，位于与接合焊盘21p的水平相同的水平处的金属图案不会在上电介质堆叠ui的侧壁ui_s上暴露。因此，当安装
半导体芯片100时，不会发生由于金属刺(metal bur)导致的电短路。因此，可以增加包括半导体芯片100的半导体封装的可靠性。
71.图4是显示晶片的平面图。图5a至图5k是示出制造具有图2a的截面的半导体芯片的方法的截面图。图5a至图5k是沿图4的线a-a'截取的截面图。
72.参照图4和图5a，可以在晶片w上布置多个器件区域dr。每个器件区域dr可以被称为芯片区域。划线道区域sr可以设置在器件区域dr之间。晶片w可以对应于图5a的基板1。可以采用普通程序在基板1的第一表面1a上形成器件层d1。可以蚀刻器件层d1和基板1以形成用于贯通电极的孔，并且可以在孔中形成贯通电极tsv和贯通电介质层tl。
73.可以采用普通程序在器件层dl上形成布线层li。布线层l1可以包括下电介质堆叠7，该下电介质堆叠7包括图2a的多个下金属间电介质层10。下电介质堆叠7可以在其中提供有下布线图案11、下通路图案9、下保护环结构gs1、下切片坝结构ps1、第一测试图案11s和第一测试通路图案9s。
74.第一上金属间电介质层13可以形成在布线层li上。第一上通路图案12、第四保护环图案12g、第四切片坝图案12p和第二测试通路图案12s可以形成为穿透第一上金属间电介质层13。子焊盘14、第五保护环图案14g、第五切片坝图案14p和第二残留测试图案14sr可以形成在第一上金属间电介质层13上。可以提供多个第二测试图案14s，并且多个第二测试图案14s可以在划线道区域sr上排列成一列或更多列。
75.第二、第三和第四上金属间电介质层15、17和19可以顺序地堆叠在第一上金属间电介质层13上，以覆盖子焊盘14、第五保护环图案14g、第五切片坝图案14p和第二测试图案14s。第二上通路图案22可以形成为穿透第二、第三和第四上金属间电介质层15、17和19。在这个阶段，可以形成第三测试通路图案22s以穿透第二、第三和第四上金属间电介质层15、17和19。第二上通路图案22可以连接到子焊盘14。第三测试通路图案22s可以连接到第二测试图案14s。
76.可以在第四上金属间电介质层19上形成含金属层21。含金属层21可以包括例如铝。
77.参照图5a和图5b，可以蚀刻含金属层21以在器件区域dr上形成接合焊盘21p，并在边缘区域er上形成第三测试图案21s。第五上金属间电介质层23可以共形地堆叠在第四上金属间电介质层19上，以覆盖接合焊盘21p和第三测试图案21s。可以在第五上金属间电介质层23上形成第一掩模图案mk1。第一掩模图案mk1可以是例如光致抗蚀剂图案或旋涂硬掩模(soh)图案。第一掩模图案mk1可以具有第一开口op1。第一开口op1可以与第二测试图案14s和上切片坝结构ps2之间的区域重叠。第一开口op1可以各自具有围绕器件区域dr的环形状。
78.参照图5b和图5c，第一掩模图案mk1可以用作蚀刻掩模，以蚀刻第二、第三、第四和第五上金属间电介质层15、17、19和23，以形成暴露第一上金属间电介质层13的初步凹槽pgr1。可以去除第一掩模图案mk1。
79.参照图5c和图5d，其中已形成初步凹槽pgr1的第五上金属间电介质层23可以用作蚀刻掩模，以将下电介质堆叠7蚀刻成初步下电介质堆叠7m和边缘下电介质堆叠7e。因此，可以形成暴露器件层间电介质层3的顶表面的凹槽gr1。
80.参照图5e，可以在第五上金属间电介质层23上共形地形成第六上金属间电介质层
25，以覆盖沟槽gr1的侧壁和底表面。可以在第六上金属间电介质层25上形成第七上金属间电介质层27，以形成填充凹槽gr1的分离电介质图案27b。可以执行平坦化工艺以使第七上金属间电介质层27具有平坦的顶表面。可以在第七上金属间电介质层27上形成上钝化层29。
81.参照图5e和图5f，可以在第七上金属间电介质层27上形成第二掩模图案mk2。第二掩模图案mk2可以包括与第三测试图案21s间隔开并与第二测试图案14s重叠的第二开口op2。第二掩模图案mk2可以用作蚀刻掩模来蚀刻上钝化层29及其下面的第四、第五、第六和第七上金属间电介质层19、23、25和27，以形成暴露第三上金属间电介质层17的一个或更多个初步孔ph1。第三上金属间电介质层17可以用作蚀刻停止层。
82.参照图5f和图5g，在移除第二掩模图案mk2之后，可以在上钝化层29上形成第三掩模图案mk3。第三掩模图案mk3可以具有第三开口op3和第四开口op4。第三开口op3可以形成为与初步孔ph1重叠并且每个具有比初步孔ph1的宽度(见图5i的w1)大的宽度(见图5i的w2)。第三开口op3可以暴露初步孔ph1的上部中上钝化层29的顶表面。第四开口op4可以与接合焊盘21p重叠。
83.参照图5g和图5h，可以使用第三掩模图案mk3作为蚀刻掩模，以对上电介质堆叠ui执行蚀刻工艺。因此，初步孔ph1下方的第二上金属间电介质层15和第三上金属间电介质层17可以被蚀刻以形成暴露第二测试图案14s的第一孔h1。可以蚀刻初步孔ph1的上部中上钝化层29和第七上金属间电介质层27，以在第一孔h1上形成与初步孔ph1重叠的第一沟槽tr1。第一沟槽tr1可以形成为具有与第三测试图案21s间隔开的侧壁。
84.第一孔h1可以具有图5i的第一宽度w1。第一沟槽tr1可以具有比第一宽度w1大的图5i的第二宽度w2。第一沟槽tr1和第一孔h1可以形成双台阶结构。在蚀刻工艺中，可以蚀刻接合焊盘21p上的上钝化层29和第五、第六和第七上金属间电介质层23、25和27，以形成暴露接合焊盘21p的一个或更多个第二孔h2。
85.在本发明构思的一些示例实施方式中，由于在图5g的步骤中预先形成了初步孔ph1，所以在图5h的步骤中，初步孔ph1下方的上电介质图案ui的蚀刻目标厚度可以与接合焊盘21p上的上电介质图案ui的蚀刻目标厚度相同或相似。因此，可以阻挡或防止在形成第一孔h1和/或第二孔h2时首先暴露的第二测试图案14s和/或接合焊盘21p的上部的过度蚀刻。
86.当蚀刻上钝化层29和上电介质堆叠ui以形成第一孔h1和第二孔h2而不形成初步孔ph1时，由于第二孔h2比第一孔h1相对更深，所以可以首先暴露接合焊盘21p。在这种情况下，在形成第一孔h1期间，接合焊盘21p可能持续遭受蚀刻损坏，因此，通过接合焊盘21p中包括的铝和在蚀刻工艺中使用的蚀刻剂中包含的氟之间的反应，可能形成蚀刻副产物al-f化合物。蚀刻副产物可能难以在清洗工艺中去除，并且可能导致蚀刻室的污染，从而增加制造成本。相反，根据本发明构思的一些示例实施方式，可以通过在期望相对大量蚀刻的位置上形成初步孔ph1来减轻或解决这些问题。
87.参照图5h和图5i，可以去除第三掩模图案mk3以暴露上钝化层29的顶表面。可以通过第一孔h1执行测试工艺或测试。例如，探针卡的探针可以接触暴露于第一孔h1的第二测试图案14s的表面，并施加测试信号以测试第二测试图案14s之间是否存在电连接。尽管相邻的第二测试图案14s被示为通过第三测试通路图案22s和第三测试图案21s彼此连接，但
是本发明构思的示例实施方式不限于此，并且第二测试图案14s之间的连接可以有很大的变化。例如，可以既不形成第三测试通路图案22s也不形成第三测试图案21s。在这种情况下，一些第一测试图案11s和一些第一测试通路图案9s可以彼此连接，以将相邻的第二测试图案14s彼此电连接。
88.在测试工艺结束后，可以执行普通工艺，以在第二孔h2中形成导电凸块37，并在导电凸块37上形成焊料层39。
89.参照图5j，可以对基板1的第二表面1b进行背面研磨工艺，以暴露贯通电介质层tl的底表面。基板1的第二表面1b可以进一步被部分去除，以暴露贯通电介质层t1的侧表面。可以在基板1的第二表面1b上堆叠下钝化层40，然后可以执行化学机械抛光(cmp)以暴露贯通电极tsv的底表面。可以形成下接合焊盘46以使其联接到贯通电极tsv。
90.参照图5j和图5k，可以使用刀片，从而可以执行锯切工艺，以去除断裂区域br上的部件，并使单个半导体芯片100彼此分离。锯切工艺可以去除基板1、器件层间电介质层3、边缘下电介质堆叠7e、第一、第二和第三测试图案11s、14s和21s、第一、第二和第三测试通路图案9s、12s和22s、上电介质堆叠ui和上钝化层29，所有这些都形成在断裂区域br上。在该步骤中，第一测试图案11s和第二测试图案14s可以被部分地切割以形成第一残留测试图案11sr和第二残留测试图案14sr。此外，第一孔h1和第一沟槽tr1也可以被切割以形成台阶区域sdr。因此，可以形成参照图1和图2a讨论的半导体芯片100。在锯切工艺之后，划线道区域sr可以具有除断裂区域br之外的部分，并且划线道区域sr的部分可以是半导体芯片100的边缘区域er。
91.在本发明构思的一些示例实施方式的制造方法中，第三测试图案21s可以不存在于第二测试图案14s上。此外，如上所述，也可以省略第三测试图案21s。因为断裂区域br在其上没有提供或提供有少量相对厚的第三测试图案21s，所以可以最小化或防止锯齿在锯切工艺中被包含在第三测试图案21s中的铝卡住。当铝大量卡在锯齿中时，可能会出现锯切缺陷，诸如无法切割或损坏刀片或半导体芯片。相反，本发明构思的一些示例实施方式可以解决这种锯切缺陷。
92.锯切工艺可能导致参照图3a和图3b讨论的表面粗糙度差异。
93.图6是沿图1的线a-a'截取的截面图。
94.参照图6，根据本实施方式的一些示例性实施方式的半导体芯片101可以在其芯片侧壁101_s处具有台阶区域sdr。例如，第二残留测试图案14sr的顶表面14sr_u可以相对于上钝化层29的顶表面成台阶状，并且上电介质堆叠ui的侧壁ui_s可以从器件层间电介质层3的侧壁3_s偏移。第二、第三、第四、第五、第六和第七上金属间电介质层15、17、19、23、25和27的侧壁可以彼此对准。其它结构特征可以与上面讨论的结构特征相同或相似。
95.图7为根据本发明构思的一些示例实施方式的制造图6的半导体芯片的方法的截面图。
96.参照图7，在如图5f所示地形成初步孔ph1后，当去除第二掩模图案mk2以及然后如图5g所示地形成第三掩模图案mk3时，可以形成第三开口op3以与初步孔ph1完全重叠。例如，第三开口op3可以形成为具有与初步孔ph1的宽度相同的宽度，并且具有与初步孔ph1的位置良好或完全一致的位置。当随后执行以上讨论的相同工艺时，可以不形成图5h的第一沟槽tr1，并且可以形成具有图6的配置的半导体芯片101。
97.图8是沿图1中线a-a'截取的截面图。
98.参照图8，根据本实施方式的一些示例性实施方式的半导体芯片102可以在其芯片侧壁102_s处具有台阶区域sdr。台阶区域sdr可以包括第一台阶区域sdr(1)和第二台阶区域sdr(2)。台阶区域sdr可以是双台阶区域。
99.第二上金属间电介质层15和第三上金属间电介质层17的侧壁可以彼此对准。第四、第五、第六和第七上金属间电介质层19、23、25和27的侧壁可以彼此对准。第二上金属间电介质层15可以具有从第七上金属间电介质层27的侧壁27_s偏移的侧壁15_s。因此，第三上金属间电介质层17可以具有部分暴露的顶表面17_s。第三上金属间电介质层17的暴露的顶表面17_s和上钝化层29的顶表面可以构成台阶差以形成第一台阶区域sdr(1)。第三上金属间电介质层17的暴露的顶表面17_s可以相对于第二残留测试图案14sr的顶表面14sr_u(或者相对于第一上金属间电介质层13的顶表面)成台阶状，并且第二台阶区域sdr(2)可以由相对于彼此成台阶状的顶表面17_s和顶表面14sr_u形成。第二残留测试图案14sr的顶表面14sr_u可以位于距第三上金属间电介质层17的顶表面17_s第三深度dt3处。第三深度dt3可以是例如将在下面讨论的第一深度dt1的大约0.9倍至大约2.0倍。其它结构特征可以与上面讨论的相同或相似。
100.图9a至图9c是图8的半导体芯片的制造方法的截面图。
101.参照图9a，可以在图5f的状态下去除第二掩模图案mk2，并且可以形成第三掩模图案mk3。第三掩模图案mk3可以具有第三开口op3和第四开口op4。第三开口op3可以具有比初步孔ph1的宽度小的宽度。第三掩模图案mk3的一部分可以插入到初步孔ph1中，以覆盖初步孔ph1的整个内侧壁，并且还覆盖初步孔ph1的底表面的一部分。第三开口op3可以仅暴露初步孔ph1的底表面的一部分。例如，第三上金属间电介质层17的暴露于初步孔ph1的顶表面17_s的面积可以大于第三上金属间电介质层17的暴露于第三开口op3的顶表面17_s的面积。
102.参照图9b，第三掩模图案mk3可以用作蚀刻掩模，使得可以执行蚀刻工艺以蚀刻暴露于第三开口op3和第四开口op4的上电介质图案ui，并蚀刻第二上金属间电介质层15和第三上金属间电介质层17，这可以导致暴露第二测试图案14s的第一孔h1的形成。在蚀刻工艺中，接合焊盘21p上的上钝化层29和第五、第六和第七上金属间电介质层23、25和27可以被蚀刻，以形成暴露接合焊盘21p的一个或更多个第二孔h2。
103.参照图9b和图9c，可以去除第三掩模图案mk3以暴露初步孔ph1的内侧壁。在本实施方式的一些示例实施方式中，初步孔ph1可以被称为第一沟槽tr1。第一沟槽tr1的内侧壁和第一孔h1的内侧壁可以形成双台阶结构。其它工艺步骤可以与上面讨论的相同或相似。
104.图10为根据本发明构思的一些示例实施方式的半导体封装的截面图。
105.参照图10，根据本发明构思的一些示例实施方式的半导体封装1000可以包括顺序堆叠的第一、第二、第三、第四和第五半导体芯片100a、100b、100c、100d和100e。第一半导体芯片100a可以是与第二至第五半导体芯片100b至100e不同的类型。第一半导体芯片100a可以是例如逻辑电路芯片。第二至第五半导体芯片100b至100e可以是相同的存储器芯片。例如，存储器芯片可以是dram、nand闪存、sram、mram或pram。本示例实施方式公开了堆叠一个逻辑电路芯片和四个存储器芯片的结构，但是逻辑电路芯片的数量和存储器芯片的数量可以各种各样地改变，而不限于此。第一半导体芯片100a可以具有比第二至第五半导体芯片
100b至100e的宽度大的宽度。半导体封装1000可以是高带宽存储器(hbm)芯片。
106.第一半导体芯片100a可以被称为或替换为封装基板或再分布基板。
107.模层md可以覆盖第一半导体芯片100a的顶表面和第二至第五半导体芯片100b至100e的侧表面。模层md可以包括电介质树脂，例如环氧模塑料(emc)。模层md可以进一步包括填料，并且填料可以分散在电介质树脂中。填料可以包括例如硅氧化物(sio2)。模层md可以具有与包括在第五半导体芯片100e中的基板1的第二表面1b共面的顶表面。
108.第一至第五半导体芯片100a至100e中的每个可以具有与参照图1至图3b、图6和图8讨论的半导体芯片100、101和102中的一个或更多个的特性相同或相似的特性。例如，半导体封装1000可以具有其中参照图1至图3b、图6和图8讨论的多个倒置的半导体芯片100、101和/或102堆叠的结构。与参照图1至图3b、图6和图8讨论的半导体芯片100、101和102相同或相似，第一至第五半导体芯片100a至100e中的每个可以包括设置在基板1的第一表面1a上的电路结构cs。将进行省略以避免上面参考图1至图3b、图6和图8说明的电路结构cs的重复描述。因为参照图1至图3b、图6和图8讨论的半导体芯片100、101和102是颠倒的，所以术语“顶/上”和“底/下”可以根据视角而互换。
109.在第一至第五半导体芯片100a至100e当中，下层的半导体芯片可以包括联接到设置在上层的半导体芯片上的焊料层39的下接合焊盘46。
110.第一至第五半导体芯片100a至100e中的每个可以在其边缘区域具有台阶区域sdr。第二至第五半导体芯片100b至100e的台阶区域sdr可以填充有模层md。模层md可以覆盖第二残留测试图案14sr的底表面和上电介质堆叠ui的侧壁。
111.在顶部位置的第五半导体芯片100e可以不包括任何贯通电极tsv和下接合焊盘46。其它结构特征可以与上面讨论的那些相同或相似。再分布图案35可以设置在第一半导体芯片100a的顶表面(或者基板1的第二表面1b)上，并且可以联接到第二半导体芯片100b的焊料层39。
112.由于根据本实施方式的一些示例性实施方式的半导体封装1000包括其可靠性提高的半导体芯片100a至100e，所以可以阻止或防止由金属毛刺引起的电短路，并提高半导体封装1000的可靠性。
113.根据本发明构思的一些示例性实施方式，半导体芯片和包括该半导体芯片的半导体封装可以配置为使得位于与接合焊盘的水平相同水平的厚金属图案不暴露于上电介质堆叠的侧壁。因此，当安装半导体芯片时，不会出现由于金属毛刺导致的电短路。结果，半导体芯片和半导体封装的可靠性可以提高。
114.在根据本发明构思的一些示例性实施方式的半导体芯片制造方法中，由于断裂区域在其上没有提供或提供有少量位于与接合焊盘的水平相同的水平的厚金属图案，所以可以阻止或防止对刀片或半导体芯片的损坏，并最小化或防止锯切缺陷。此外，根据按照本发明构思的一些示例实施方式的半导体芯片制造方法，因为初步孔形成在具有不同蚀刻目标厚度并且需要对区域(在所述区域中接合焊盘可被防止蚀刻损坏并且蚀刻设备可禁止被污染)进行相对大量蚀刻的层的位置上。结果，产量可以增加。
115.虽然已结合附图中示出的本发明构思的一些示例实施方式对本发明构思进行了描述，但是本领域技术人员将理解，在不脱离本发明构思的技术精神和基本特征的情况下，可以进行各种变更和修改。对于本领域技术人员来说，将明显的是，在不脱离本发明构思的
范围和精神的情况下，可以对其进行各种替换、修改和改变。
116.该申请要求于2021年9月9日向韩国知识产权局提交的第10-2021-0120226号韩国专利申请的优先权，其公开内容通过引用整体并入本文。