半导体装置的制作方法

1.本公开涉及半导体装置，更具体地，涉及氧化物薄膜晶体管。


背景技术：

2.晶体管广泛用作电子装置中的开关装置或驱动装置。特别地，薄膜晶体管也可以形成在玻璃衬底或塑料衬底上，因此可以用于显示装置(例如有机发光显示装置和/或液晶显示装置)中。薄膜晶体管的性能可主要受沟道层(例如，半导体层)的物理性质的影响。
3.需要具有优异性能的薄膜晶体管以实现下一代高性能和高度集成的半导体电路。因此，已经研究了使用具有高载流子迁移率的氧化物半导体作为沟道层材料的氧化物薄膜晶体管。


技术实现要素：

4.在一方面，半导体装置可包括：衬底、提供在衬底上的栅电极、提供在衬底和栅电极之间的沟道层、设置为连接到沟道层的第一侧表面的第一导电电极、以及设置为连接到沟道层的第二侧表面的第二导电电极。沟道层可以包括非晶氧化物半导体。栅电极的宽度可以大于沟道层的宽度。
5.在一方面，半导体装置可包括：衬底、提供在衬底上的栅电极、提供在衬底和栅电极之间的沟道层、设置为连接到沟道层的第一侧表面的第一导电电极、以及设置为连接到沟道层的第二侧表面的第二导电电极。沟道层可以包括非晶氧化物半导体。沟道层的宽度可以从沟道层的底表面朝向沟道层的顶表面逐渐变小。
6.在一方面，半导体装置可包括：衬底；提供在衬底上的第一导电电极，第一导电电极包括源极区和第一导电通路；提供在衬底上的第二导电电极，第二导电电极包括漏极区和第二导电通路；在衬底上提供在第一导电电极和第二导电电极之间的沟道层；提供为覆盖沟道层的三个表面的栅电极；提供在沟道层和栅电极之间以及在衬底和栅电极之间的栅极氧化物层；以及提供在衬底上以覆盖第一导电电极、第二导电电极、沟道层和栅电极的绝缘层。第一导电通路和第二导电通路可以穿透绝缘层。沟道层的宽度可以小于栅电极的宽度。
附图说明
7.通过参考附图对示例性实施方式进行详细描述，特征对于本领域技术人员将变得明显，其中：
8.图1是示出根据一些实施方式的半导体装置的平面图。
9.图2是沿图1的线i-i'截取的截面图，以示出根据一些实施方式的半导体装置。
10.图3是沿图1的线ii-ii'截取的截面图，以示出根据一些实施方式的半导体装置。
11.图4a、图4b和图5是图2的区域“a”的放大图。
12.图6是沿图1的线i-i'截取的截面图，以示出根据一些实施方式的半导体装置。
13.图7是沿图1的线ii-ii'截取的截面图，以示出根据一些实施方式的半导体装置。
14.图8至图14是根据一些实施方式的制造半导体装置的方法中的多个阶段的截面图。
15.图15至图17是示出根据一些实施方式的包括半导体装置的应用示例的视图。
具体实施方式
16.图1是根据一些实施方式的半导体装置的平面图。图2是沿图1的线i-i'截取的截面图，图3是沿图1的线ii-ii'截取的截面图，图4a、图4b和图5是图2的区域“a”的放大图。图6是沿图1的线i-i'截取的截面图，以示出根据其他实施方式的半导体装置，图7是沿图1的线ii-ii'截取的截面图，以示出根据其他实施方式的半导体装置。在下文中，将参照图1至图7描述根据一些实施方式的半导体装置。
17.参考图1、图2和图3，根据一些实施方式的半导体装置10可包括提供在衬底100上的沟道层chl、栅极氧化物层gi、栅电极ge、源电极se和漏电极de。在一些实施方式中，半导体装置10可以是包括氧化物薄膜(或氧化物薄层)的晶体管。
18.例如，衬底100可为半导体衬底、玻璃衬底或塑料衬底。半导体衬底可以包括例如硅、锗和/或硅锗。半导体衬底可以是例如硅晶片。衬底100可以设置在由第一方向d1和与第一方向d1交叉的第二方向d2限定的平面上。
19.沟道层chl可提供在衬底100上。沟道层chl可以包括能够通过使用沉积工艺形成在衬底100上的半导体材料。沟道层chl可以包括半导体材料，该半导体材料即使通过沉积工艺以非晶态形成也能够用作薄膜晶体管的沟道，例如，沟道层chl可以是非晶沉积产物。
20.在一些实施方式中，沟道层chl可包括非晶氧化物半导体。具体地，沟道层chl可以包括氧(o)和至少两种金属(例如锌(zn)、铟(in)、镓(ga)和锡(sn)中的至少两种)的化合物。例如，沟道层chl可以包括铟镓锌氧化物(igzo)或铟锡锌氧化物(itzo)。
21.在某些实施方式中，沟道层chl可包括二维半导体。具体地，沟道层chl可以包括金属硫族化物、过渡金属硫族化物、石墨烯或磷烯。金属硫族化物或过渡金属硫族化物可以是由化学式mxy(例如,“y”是1、2或3的整数)表示的金属化合物。在化学式中，“m”是金属或过渡金属原子，并且可以包括例如w、mo、ti、zn、zs或zr，而“x”是硫族元素原子，并且可以包括例如s、se、o或te。例如，沟道层chl可以包括例如石墨烯、磷烯、mos2、mose2、mote2、ws2、wse2、wte2、res2、rese2、tis2、tise2、tite2、zno、zns2、zsse2、wo3和moo3中的一种。沟道层chl可以具有单层结构或其中堆叠了2至100层的多层结构。多层结构可以由通过范德华力彼此结合的相邻单层形成。
22.源电极se和漏电极de可分别在第二方向d2上设置在沟道层chl的两侧，例如相反的两侧。沟道层chl的第一侧表面chla可以直接连接到源电极se。沟道层chl的第二侧表面chlb可以直接连接到漏电极de。
23.源电极se可包括下源极区nsp和第一导电通路vi1。下源极区nsp可以例如直接提供在衬底100上，并且可以在第一方向d1和第二方向d2上延伸。下源极区nsp的侧表面可以直接连接到沟道层chl的第一侧表面chla，例如，沟道层chl的第一侧表面chla可以在第一方向d1上沿着下源极区nsp的侧表面的整个长度延伸。例如，相对于衬底100的底部，下源极区nsp的顶表面的水平可以与沟道层chl的顶表面的水平相同或高于该水平。第一导电通路
vi1可以在第三方向d3上从下源极区nsp的顶表面延伸。第一导电通路vi1可以与稍后将详细描述的栅极氧化物层gi间隔开。稍后将描述的第一绝缘层110可以提供在第一导电通路vi1和栅极氧化物层gi之间。
24.漏电极de可包括下漏极区ndp和第二导电通路vi2。下漏极区ndp可以例如直接提供在衬底100上，并且可以在第一方向d1和第二方向d2上延伸。下漏极区ndp的侧表面可以直接连接到沟道层chl的第二侧表面chlb，例如，沟道层chl的第二侧表面chlb可以在第一方向d1上沿着下漏极区ndp的侧表面的整个长度延伸。例如，相对于衬底100的底部，下漏极区ndp的顶表面的水平可以与沟道层chl的顶表面的水平相同或高于该水平。第二导电通路vi2可以在第三方向d3上从下漏极区ndp的顶表面延伸。第二导电通路vi2可以与稍后将详细描述的栅极氧化物层gi间隔开。稍后将详细描述的第一绝缘层110可以提供在第二导电通路vi2和栅极氧化物层gi之间。
25.源电极se和漏电极de可以是包括导电材料的导电电极。例如，源电极se和漏电极de中的每个可以包括掺杂半导体材料(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，钛氮化物或钽氮化物)或金属材料(例如，钛、钽、钨、铜或铝)中的至少一种。
26.参考图2、图4a和图4b，在一些实施方式中，沟道层chl可具有矩形的横截面。在沟道层chl的横截面中可以定义沟道层chl的宽度cw。沟道层chl的宽度cw可以被定义为在第二方向d2上从沟道层chl的第一侧表面chla到相反侧表面(即，第二侧表面chlb)的长度。
27.例如，在第二方向d2上，沟道层chl的宽度cw可等于或小于栅电极ge的宽度gw。例如，如图4a所示，沟道层chl的第一侧表面chla可以与栅电极ge的第一侧表面垂直对准，例如齐平。沟道层chl的第二侧表面chlb可以设置在栅电极ge的相反侧表面的内侧，例如，沟道层chl的第二侧表面chlb可以在第二方向d2上位于栅电极ge的相反侧表面之间的位置。换句话说，参照图4a，栅电极ge沿着第二方向d2的宽度可以大于沟道层chl的宽度，使得沟道层chl的第二侧表面chlb可以与栅电极ge(而不是其第二侧表面)垂直重叠，例如，沟道层chl的第二侧表面chlb可以朝向栅电极ge的第一侧表面与栅电极ge的第二侧表面间隔开。沟道层chl的两个侧表面chla和chlb中的至少一个可以与栅电极ge垂直重叠，例如，沟道层chl的侧表面chla和chlb中的至少一个可以与栅电极ge的相反侧表面之间的一部分栅电极ge垂直重叠。换句话说，沟道层chl可以与栅电极ge的至少一部分垂直重叠，例如，栅电极ge可以与沟道层chl的整个宽度重叠，并且在第二方向d2上延伸超过沟道层chl。在另一示例中，如图4b所示，沟道层chl可以相对于栅电极ge居中。
28.参照图2和图5，在某些实施方式中，沟道层chl的宽度cw可随着在第三方向d3上距衬底100的顶表面的水平增加而逐渐减小。沟道层chl的宽度cw可以在与栅极氧化物层gi相遇的部分处具有最小宽度，并且可以在与衬底100的顶表面相遇的部分处具有最大宽度。最小宽度和最大宽度可以小于栅电极ge的宽度gw。换句话说，沟道层chl可以与栅电极ge的至少一部分垂直重叠。
29.在参考图4a、图4b和图5描述的实施方式中，当电压施加到栅电极ge时，在沟道层chl的邻近栅极氧化物层gi的上部处可形成沟道，电流可流过该沟道。与沟道层的宽度大于栅电极的宽度的情况相比，实施方式中在沟道层chl的上部形成的沟道的长度可以缩短。因此，当电流在源电极se和漏电极de之间流动时，沟道层chl中的电阻可以减小，漏电流可以减小，驱动电流可以增大。
30.再次参照图1、图2和图3，在一些实施方式中，栅极氧化物层gi和栅电极ge可依次提供在沟道层chl上。可以提供栅极氧化物层gi以沿着第一方向d1覆盖沟道层chl的顶表面和侧表面(图3)。栅极氧化物层gi的底表面的一部分可以直接提供在衬底100上，栅极氧化物层gi的底表面的另一部分可以提供在沟道层chl上。换句话说，栅极氧化物层gi可以被提供为沿着第一方向d1覆盖沟道层chl的三个表面。栅极氧化物层gi可以包括例如硅氮化物层、硅氧化物层或硅氮氧化物层。
31.栅极氧化物层gi可以被提供为围绕栅电极ge的底表面和侧表面。换句话说，栅电极ge可以提供在由栅极氧化物层gi围绕的内部区域中。栅极氧化物层gi可以提供在栅电极ge和沟道层chl之间以及在栅电极ge和衬底100之间。栅极氧化物层gi和栅电极ge的结构可以是三栅极(tri-gate)结构，例如直接接触并围绕凸起元件(例如沟道层chl)的三个不同表面的三维结构。当电压施加到栅电极ge时，可以在与栅极氧化物层gi相邻的沟道层chl中形成沟道。
32.栅电极ge可包括掺杂半导体材料(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，钛氮化物或钽氮化物)、或金属材料(例如，钛、钽、钨、铜或铝)中的至少一种。
33.参照图1、图6和图7，在某些实施方式中，栅极氧化物层gi可提供为沿第一方向d1围绕沟道层chl的顶表面、底表面和侧表面。沟道层chl可以与衬底100间隔开。栅极氧化物层gi和栅电极ge可以提供在沟道层chl和衬底100之间。换句话说，栅极氧化物层gi和栅电极ge的结构可以是全围绕栅极(gaa)结构。当电压施加到栅电极ge时，可以在被栅极氧化物层gi和栅电极ge围绕的沟道层chl中形成沟道。
34.第一绝缘层110可提供在源电极se的下源极区nsp和漏电极de的下漏极区ndp上。例如，第一绝缘层110可以包括第一子绝缘层in1、第二子绝缘层in2和第三子绝缘层in3。第一至第三子绝缘层in1、in2和in3中的每个可以相对于与其相邻的其他子绝缘层具有蚀刻选择性。例如，第一至第三子绝缘层in1、in2和in3中的每个可以是硅氧化物层或硅氮化物层。
35.第一导电通路vi1、第二导电通路vi2、栅极氧化物层gi和栅电极ge可穿透第一绝缘层110。在第一绝缘层110中，第一导电通路vi1可以与栅极氧化物层gi间隔开，第二导电通路vi2也可以与栅极氧化物层gi间隔开。换句话说，第一绝缘层110可以提供在栅极氧化物层gi与导电通路vi1和vi2的每个之间。
36.第一绝缘层110的顶表面可位于与栅极氧化物层gi和栅电极ge的顶表面基本相同的水平处。换句话说，栅极氧化物层gi和栅电极ge可以在第一绝缘层110的顶表面处被暴露，例如，栅极氧化物层gi、栅电极ge和第一绝缘层110的顶表面可以是共面的。
37.第二绝缘层120可提供在第一绝缘层110上。第二绝缘层120可以提供在栅极氧化物层gi和栅电极ge上。源电极se的第一导电通路vi1和漏电极de的第二导电通路vi2可以穿透第二绝缘层120。第二绝缘层120的顶表面可以位于与第一导电通路vi1和第二导电通路vi2的顶表面基本相同的水平处。第一导电通路vi1和第二导电通路vi2可以在第二绝缘层120的顶表面处被暴露，例如，第一导电通路vi1、第二导电通路vi2和第二绝缘层120的顶表面可以是共面的。
38.第三绝缘层130可提供在第二绝缘层120上。第三绝缘层130可以包括互连线el。每条互连线el可以连接到第一导电通路vi1的顶表面或第二导电通路vi2的顶表面。不同的电
压可以分别施加到互连线el。换句话说，施加到源电极se的第一导电通路vi1的电压可以不同于施加到漏电极de的第二导电通路vi2的电压。连接到栅电极ge的接触可以进一步提供在第二绝缘层120中，以向栅电极ge施加电压。
39.图8至图14是根据一些实施方式的制造半导体装置的方法中的多个阶段的截面图。在下文中，将参照图8至图14描述根据一些实施方式的制造半导体装置10的方法。
40.参照图8，可以在衬底100上沿第三方向d3依次形成沟道层chl、蚀刻停止层sl和第一绝缘层110。可以使用沉积工艺来形成沟道层chl。沉积工艺可以包括低温蒸发工艺。沉积工艺可以在50摄氏度至400摄氏度的环境中进行。例如，沉积工艺可以包括物理气相沉积(pvd)工艺或化学气相沉积(cvd)工艺。因此，根据实施方式的半导体装置可以形成在衬底100上的前道工序(feol)层中、后道工序(beol)层中、和/或单元上外围(poc)结构的外围结构中(参见图16和图17)，如下所述。
41.形成在沟道层chl上的蚀刻停止层sl和第一绝缘层110可相对于彼此具有蚀刻选择性。例如，蚀刻停止层sl和第一至第三子绝缘层in1、in2和in3中的每个可以是硅氧化物层或硅氮化物层。第一绝缘层110可以包括第一至第三子绝缘层in1、in2和in3，在这种情况下，第一至第三子绝缘层in1、in2和in3可以相对于彼此具有蚀刻选择性。
42.参考图9，可形成栅极孔gh以穿透第一绝缘层110和蚀刻停止层sl。栅极孔gh可以暴露沟道层chl的顶表面的一部分。栅极氧化物层gi和栅电极ge可以依次形成在栅极孔gh中。栅极氧化物层gi可以例如共形地形成在栅极孔gh中，以具有内部空间，同时覆盖栅极孔gh的内侧表面和底表面。例如，栅极氧化物层gi可以具有柱(cylinder)形。栅电极ge可以形成在内部空间中，例如，以完全填充栅极氧化物层gi上方的栅极孔gh的剩余部分。栅电极ge的形成可以包括无电镀工艺和/或电镀工艺。
43.参考图10，可以在第一绝缘层110、栅极氧化物层gi和栅电极ge上形成第二绝缘层120。第二绝缘层120的形成可以包括沉积工艺。第二绝缘层120可以提供在栅电极ge上以覆盖栅电极ge。
44.参考图11，可以在第一绝缘层110和第二绝缘层120中形成电极孔eh。电极孔eh可以形成在将提供源电极se和漏电极de的位置处(参见图2和图6)。换句话说，每个电极孔eh可以形成为与栅极氧化物层gi间隔开。
45.每个电极孔eh可从第二绝缘层120的顶表面到蚀刻停止层sl的顶表面穿透第一绝缘层110和第二绝缘层120。换句话说，电极孔eh可以暴露蚀刻停止层sl。
46.参考图12和图13，通过电极孔eh暴露的蚀刻停止层sl和在蚀刻停止层sl下方的沟道层chl可从其表面逐渐移除，以形成凹陷rs。可以使用各向同性蚀刻工艺来形成凹陷rs。例如，凹陷rs的形成可以包括湿蚀刻工艺。随着蚀刻工艺进行，可以从靠近电极孔eh的部分朝向远离电极孔eh的部分逐渐去除蚀刻停止层sl和沟道层chl。可以执行蚀刻工艺，直到沟道层chl的两个侧表面从栅电极ge的两个侧表面横向凹陷(例如，直到沟道层chl的两个侧表面位于栅电极ge下方)。换句话说，可以执行蚀刻工艺，直到沟道层chl在第二方向d2上的最大宽度cw小于栅电极ge的宽度gw。
47.参考图14，导电材料可形成在电极孔eh中，例如，形成为完全填充电极孔eh，以形成源电极se和漏电极de。因此，源电极se可以直接连接到沟道层chl的侧表面，漏电极de可以直接连接到沟道层chl的相反侧表面。
48.图15至图17是示出根据一些实施方式的包括半导体装置的应用示例的视图。在下文中，将参照图15至图17描述应用示例。
49.图15是示出半导体存储单元11的视图，其中提供了根据实施方式的半导体装置10。例如，半导体装置10可以是晶体管。例如，半导体存储单元11可以是半导体动态随机存取存储器(dram)单元。
50.参考图15，半导体存储单元11可包括衬底100和在衬底100上的电容器cap。根据实施方式的半导体装置10可以提供在衬底100上。
51.例如，衬底100上的一对相邻半导体装置10可共享源电极se。换句话说，源电极se可以提供在一对相邻的半导体装置10之间。
52.第一绝缘层110可提供在衬底100上以覆盖根据实施方式的半导体装置10。第一绝缘层110可以包括例如硅氧化物层或硅氮氧化物层。
53.位线bl可提供在第一绝缘层110中。每条位线bl可以提供在由一对相邻的半导体装置10共享的源电极se上。例如，位线bl可以包括掺杂半导体材料、导电金属氮化物、金属或金属-半导体化合物中的至少一种。
54.着落焊盘lp可提供在第一绝缘层110中。每个着落焊盘lp可以设置在半导体装置10的漏电极de上。每个着落焊盘lp可以包括导电材料，例如掺杂硅和/或金属。
55.电容器cap可设置在第一绝缘层110上。电容器cap可以包括第一电极lel1、第二电极lel2和设置在第一电极lel1与第二电极lel2之间的电介质层dil。每个第一电极lel1可以设置在每个着落焊盘lp上。每个第一电极lel1可以通过着落焊盘lp电连接到漏电极de。第一电极lel1可以沿第二方向d2排列成一行。
56.每个第一电极lel1可具有带有底部和从底部垂直延伸的侧壁部的柱形(或杯形)。每个第一电极lel1的底部和侧壁部可以具有基本相同的厚度。第一电极lel1的平面直径可以基本上彼此相等。
57.第一电极lel1可包括掺杂半导体材料、导电金属氮化物、金属或金属半导体化合物中的至少一种。例如，每个第一电极lel1可以包括金属氮化物层，例如钛氮化物(tin)层、钛硅氮化物(tisin)层、钛铝氮化物(tialn)层、钽氮化物(tan)层、钽硅氮化物(tasin)层、钽铝氮化物(taaln)层或钨氮化物(wn)层。
58.可在第一电极lel1的表面上提供厚度基本均匀的电介质层dil。例如，电介质层dil可以包括高k电介质材料，例如hfo2、zro2、al2o3、la2o3、ta2o3和/或tio2。
59.第二电极lel2可提供在电介质层dil上。第二电极lel2可以覆盖多个第一电极lel1并且电介质层dil插设在其间。第二电极lel2的一部分可以填充具有柱形(或杯形)的第一电极lel1的内部。第二电极lel2可以包括例如掺杂半导体材料、导电金属氮化物、金属或金属-半导体化合物中的至少一种。例如，第二电极lel2可以具有金属氮化物层和半导体层依次堆叠的结构。
60.衬底100上的半导体装置10、第一绝缘层110、着落焊盘lp和电容器cap可通过前道工序(feol)工艺形成。
61.第二至第五绝缘层120、130、140和150可依次堆叠在电容器cap上。至少一个接触ct可以穿透第二绝缘层120，以便电连接到第二电极lel2。根据实施方式的半导体装置10、互连线il和通路vi可以提供在第三至第五绝缘层130、140和150中。附加的半导体装置10可
以设置在第二至第五绝缘层120、130、140和150之一上，以便电连接到互连线il。通路vi可以垂直连接互连线il。例如，半导体存储单元11的互连线il可以通过接触ct电连接到电容器cap。
62.第二至第五绝缘层120、130、140和150中提供的互连线il、附加半导体装置10和通路vi可通过后道工序(beol)工艺形成。
63.图16是示出应用了根据实施方式的半导体装置的图像传感器的视图。例如，半导体装置10可以是晶体管。
64.参考图16，图像传感器芯片12可包括第一子芯片ch1、第二子芯片ch2和插入层300。第一子芯片ch1可以包括衬底100、具有半导体装置10的电路层ll、以及在衬底100上的第一至第五绝缘层110、120、130、140和150。
65.详细而言，电路层ll可包括根据实施方式的半导体装置10。半导体装置10可以彼此间隔开，并且可以二维地布置在衬底100上。半导体装置10可以用作逻辑晶体管，并且可以处理从第二子芯片ch2传输的信号。第一至第五绝缘层110、120、130、140和150可以依次堆叠在电路层ll上。
66.下互连线ep可提供在第一绝缘层110中。下互连线ep之一可以公共地设置在一对相邻的半导体装置10的源电极和漏电极上。该对相邻的半导体装置10的漏电极和源电极可以通过下互连线ep彼此电连接。没有连接到下互连线ep的漏电极de可以穿透第一绝缘层110。每条下互连线ep可以包括导电材料，例如掺杂硅和/或金属。
67.至少一个接触ct可穿透第二绝缘层120，以电连接到漏电极de。互连线il和通路vi可以提供在第三至第五绝缘层130、140和150中。通路vi可以垂直连接互连线il。例如，第一子芯片ch1的互连线il可以通过接触ct电连接到电路层ll中的半导体装置10。
68.第二子芯片ch2可包括形成在附加衬底200中或上的光电转换装置pcd、浮置扩散区(floating diffusion regions)fda和读出电路装置rcx。附加衬底200可以是掺有掺杂剂以具有p型导电性的半导体衬底。
69.读出电路装置rcx可设置在附加衬底200的第一表面200a上。读出电路装置rcx可以包括用于传输和放大对应于入射光的电信号(例如，光电荷)的多个晶体管。
70.用于向光电转换装置pcd提供入射光的滤色器cf和微透镜ml可设置在附加衬底200的第二表面200b上。第二表面200b可以与第一表面200a相反。
71.每个光电转换装置pcd可包括光电二极管。光电转换装置pcd可以设置在附加衬底200中。光电转换装置pcd可以产生对应于入射光的光电荷。例如，对应于入射光的电子-空穴对可以在每个光电转换装置pcd中产生。光电转换装置pcd可以掺有掺杂剂，以具有与附加衬底200不同的导电类型(例如，n型)。
72.每个滤色器cf可设置在每个光电转换装置pcd上。滤色器cf可以以矩阵形式排列以构成滤色器阵列。
73.在一些实施方式中，滤色器阵列可包括拜耳图案，该图案包括红色滤色器、绿色滤色器和蓝色滤色器。每个滤色器cf可以是红色滤色器、绿色滤色器和蓝色滤色器之一。
74.在某些实施方式中，滤色器阵列可包括拜耳图案，该拜耳图案包括黄色滤色器、品红色滤色器和青色滤色器。每个滤色器cf可以是黄色滤色器、品红色滤色器和青色滤色器之一。
75.每个微透镜ml可设置在每个滤色器cf上。每个微透镜ml可调节入射到其上的光的路径，使入射光集中在其下方的光电转换装置pcd上。微透镜ml可以以矩阵形式排列以构成微透镜阵列。
76.可在附加衬底200的第二表面200b和滤色器cf之间提供抗反射层205。抗反射层205可防止入射光在附加衬底200的第二表面200b处被反射。例如，抗反射层205可以具有其中具有不同折射率的材料层交替堆叠的多层结构。随着具有不同折射率的材料层的数量增加，抗反射层205的透射率可以提高。
77.第一至第四上绝缘层210、220、230和240可堆叠在附加衬底200的第一表面200a上。互连线il和通路vi可以提供在第一至第四上绝缘层210、220、230和240中。通路vi可以垂直连接互连线il。例如，第二子芯片ch2的互连线il可以电连接到读出电路装置rcx。
78.第二子芯片ch2的光电转换装置pcd可响应于通过附加衬底200的第二表面200b入射的光而产生光电荷。换句话说，根据本实施方式的图像传感器芯片12可以是背照式图像传感器(bis)。
79.第一子芯片ch1和第二子芯片ch2之间的插入层300可包括连接部分310。连接部分310可以将第一子芯片ch1的互连线il电连接到第二子芯片ch2的互连线il。连接部分310可以包括金属，例如铜和/或钨。
80.更具体地，连接部分310可包括电连接到第一子芯片ch1的至少一条互连线il的第一导电图案310a以及电连接到第二子芯片ch2的至少一条互连线il的第二导电图案310b。第一和第二导电图案310a和310b可以彼此直接接触，并且可以彼此电连接。
81.插入层300可进一步包括第一绝缘层350a和第二绝缘层350b。第一和第二导电图案310a和310b可以分别提供在第一和第二绝缘层350a和350b中。例如，第一绝缘层350a和第二绝缘层350b中的每个可以包括硅氧化物层。
82.插入层300可进一步包括第一金属扩散阻挡层360a、第二金属扩散阻挡层360b和第三金属扩散阻挡层360c。第一金属扩散阻挡层360a可以设置在第一子芯片ch1和第一绝缘层350a之间，第二金属扩散阻挡层360b可以设置在第一绝缘层350a和第二绝缘层350b之间，第三金属扩散阻挡层360c可以设置在第二绝缘层350b和第二子芯片ch2之间。第一至第三金属扩散阻挡层360a、360b和360c可以包括sin、sicn、siocn、sion或sic。第一至第三金属扩散阻挡层360a、360b和360c可以抑制或防止金属从连接部分310扩散。
83.图17是示出具有单元上外围(poc)结构的半导体产品的视图。
84.参考图17，半导体产品13可包括外围电路结构ps和单元结构cs，外围电路结构ps可堆叠在单元结构cs上。换句话说，当在平面图中观察时，单元结构cs可以与外围电路结构ps重叠。
85.单元结构cs可包括包含多个存储单元的单元阵列。例如，存储单元可以包括图15的半导体存储单元11，即dram单元。在另一示例中，存储单元可以包括nand单元或静态随机存取存储器(sram)单元。
86.外围电路结构ps可包括行和列解码器、页缓冲器和控制电路，其被配置为控制单元阵列。外围电路结构ps的电路可以包括根据实施方式的半导体装置10。
87.通过总结和回顾，实施方式提供了半导体装置，该半导体装置包括具有高迁移率且能够被沉积的沟道层。也就是说，在根据实施方式的半导体装置中，例如，经由在通过去
除沟道层的部分而形成的区域中形成源电极和漏电极，沟道层的宽度可以小于栅电极的宽度，并且因此可以减小沟道层中的电阻以提高驱动电流。此外，根据实施方式的半导体装置的沟道层和栅极氧化物层可以使用蚀刻和沉积工艺形成，因此半导体装置可以通过低温工艺制造。
88.本文公开了示例实施方式，尽管采用了特定术语，但仅在通用和描述性意义上使用和解释这些术语，并非出于限制目的。在一些情况下，对于本技术提交时的本领域普通技术人员来说明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用，或者与结合其他实施方式描述的特征、特性和/或元件结合使用，除非另外特别指出。因此，本领域技术人员将会理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。
89.本技术要求于2021年9月10日向韩国知识产权局提交的第10-2021-0121147号韩国专利申请的优先权，其全部内容通过引用并入本文。