半导体器件及其制造方法与流程

1.本公开总体上涉及一种氮化物基半导体器件。更确切地说，本公开涉及一种具有刻蝕終止層的耗尽型(depletion mode，d-mode)氮化物基半导体器件。


背景技术：

2.近年来，关于高电子迁移率晶体管(hemt)的深入研究已经非常普遍，尤其是对于高功率切换和高频率应用。iii族氮化物基hemt利用具有不同带隙的两种材料之间的异质结界面来形成量子阱类结构，所述量子阱类结构容纳二维电子气体(2deg)区，从而满足高功率/频率装置的需求。除了hemt之外，具有异质结构的装置的实例进一步包含异质结双极晶体管(hbt)、异质结场效应晶体管(hfet)和调制掺杂fet(modfet)。为了满足更多设计要求，hemt装置需要变得更小。因此，在hemt装置小型化的情况下，需要保持那些hemt装置的可靠性。


技术实现要素：

3.根据本公开的一个方面，提供一种氮基半导体器件，其特征在于，包括第一氮化物半导体层、第二氮化物半导体层、栅电极介电层、源电极及漏电极、氮化物导电层以及栅电极。第二氮化物半导体层设置在所述第一氮化物半导体层上，所述第二氮化物半导体层的带隙大于所述第一氮化物半导体层的带隙。栅电极介电层设置在所述第二氮化物半导体层上。源电极及漏电极设置在所述栅电极介电层上，并穿过所述栅电极介电层且与所述第二氮化物半导体层接触。氮化物导电层设置在所述栅电极介电层上，并接触所述栅电极介电层，且所述氮化物导电层位在所述源电极与所述漏电极之间。栅电极设置在所述氮化物导电层上。
4.根据本公开的一个方面，提供一种用于制造半导体器件的方法。所述方法包含如下步骤。在第一氮化物半导体层上形成第二氮化物半导体层；在所述第二氮化物半导体层上形成栅电极介电层；在所述栅电极介电层上形成氮化物导电覆盖层；图案化所述氮化物导电覆盖层，以形成氮化物导电层；形成沉积层，且所述沉积层覆盖所述栅电极介电层及所述氮化物导电层；在所述沉积层中形成开口，以暴露出所述氮化物导电层的一部分；以及在所述开口中形成栅电极。
5.根据本公开的一个方面，提供一种氮基半导体器件，其特征在于，包括第一氮化物半导体层、第二氮化物半导体层、栅电极介电层、氮化物导电层、沉积层以及栅电极。第二氮化物半导体层设置在所述第一氮化物半导体层上，所述第二氮化物半导体层的带隙大于所述第一氮化物半导体层的带隙。栅电极介电层设置在所述第二氮化物半导体层上。氮化物导电层设置在所述栅电极介电层上，并接触所述栅电极介电层。沉积层设置在所述栅电极介电层上，并至少覆盖所述氮化物导电层。栅电极设置在所述氮化物导电层上，并接触所述氮化物导电层，且所述栅电极穿过所述沉积层。
6.通过以上配置，氮化物导电层可作为刻蚀终止层，因此能避免栅电极介电层于在
沉积层形成开口的阶段受到损害，也可利于加快在沉积层内形成开口的工艺速率。也因此，所形成具有d-mis(depletion mode misfet)结构的氮基半导体器件可具有高可靠度以及高良率。
附图说明
7.当结合附图阅读时，从以下详细描述容易地理解本公开的各方面。应注意，各种特征可不按比例绘制。也就是说，为了论述的清楚起见，各种特征的尺寸可任意增大或减小。在下文中参考图式更详细地描述本公开的实施例，在图式中：
8.图1是根据本公开的一些实施例的半导体器件的横截面视图；
9.图2a、图2b、图2c、图2d和图2e根据本公开的一些实施例展示用于制造氮基半导体器件的方法的不同阶段；
10.图3是根据本公开的一些实施例的半导体器件的横截面视图；以及
11.图4是根据本公开的一些实施例的半导体器件的横截面视图。
具体实施方式
12.在所有附图和详细描述中使用共同参考标号来指示相同或类似组件。根据结合附图作出的以下详细描述将容易理解本公开的实施例。
13.相对于某一组件或组件群组，或者组件或组件群组的某一平面，为相关联图中所展示的组件的定向指定空间描述，例如“上”、“上方”、“下方”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“较高”、“较低”、“上部”、“之上”、“之下”等等。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可任何定向或方式在空间上布置，前提为本公开的实施例的优点是不会因此类布置而有所偏差。
14.此外，应注意，在实际装置中，由于装置制造条件，描绘为近似矩形的各种结构的实际形状可能是曲形、具有圆形边缘、具有稍微不均匀的厚度等等。使用直线和直角只是为了方便表示层和特征。
15.在以下描述中，半导体器件/裸片/封装、其制造方法等被阐述为优选实例。所属领域的技术人员将显而易见，可在不脱离本公开的范围和精神的情况下作出修改，包含添加和/或替代。可省略特定细节以免使本公开模糊不清；然而，编写本公开是为了使所属领域的技术人员能够在不进行不当实验的情况下实践本文中的教示。
16.图1是根据本公开的一些实施例的半导体器件1a的横截面视图。半导体器件1a包含衬底10、氮化物基半导体层12和14、栅电极介电层16、电极20和22、氮化物导电层30、沉积层32、栅极电极40。
17.衬底10可以是半导体衬底。衬底10的示例性材料可包含例如但不限于si、sige、sic、砷化镓、p掺杂的si、n掺杂的si、蓝宝石、绝缘体上半导体(例如绝缘体上硅(soi))或其它合适的衬底材料。在一些实施例中，衬底10可包含例如但不限于iii族元素、iv族元素、v族元素或其组合(例如iii-v化合物)。在其它实施例中，衬底10可包含例如但不限于一个或多个其它特征，例如掺杂区、埋层、外延(epi)层或其组合。在一些实施例中，衬底10的材料可包含具有《111》定向的硅衬底。
18.在一些实施例中，衬底10可包含缓冲层。缓冲层可与氮化物基半导体层12接触。缓冲层可配置成减小衬底10与氮化物基半导体层12之间的晶格和热失配，由此解决由失配/差异导致的缺陷。缓冲层可包含iii-v化合物。iii-v化合物可包含例如但不限于铝、镓、铟、氮或其组合。因此，缓冲层的示例性材料还可包含例如但不限于gan、aln、algan、inalgan或其组合。
19.在一些实施例中，衬底10可进一步包含成核层(图中未展示)。成核层可形成于缓冲层下方。成核层可配置成提供过渡以适应衬底10与缓冲层的iii-氮化物层之间的失配/差异。成核层的示例性材料可包含例如但不限于aln或其合金中的任一个。
20.氮化物基半导体层12安置于缓冲层上/之上/上方。氮化物基半导体层14安置于氮化物基半导体层12上/之上/上方。氮化物基半导体层12的示例性材料可包含例如但不限于氮化物或iii-v族化合物，例如gan、aln、inn、in
x
alyga
(1-x-y)
n(其中x+y≤1)、al
x
ga
(1-x)
n(其中x≤1)。氮化物基半导体层14的示例性材料可包含例如但不限于氮化物或iii-v族化合物，例如gan、aln、inn、in
x
alyga
(1-x-y)
n(其中x+y≤1)、al
x
ga
(1-x)
n(其中x≤1)。
21.选择氮化物基半导体层12和14的示例性材料以使得氮化物基半导体层14的带隙(即，禁带宽度)大于/高于氮化物基半导体层12的带隙，这会使其电子亲和势彼此不同并且在其间形成异质结。举例来说，当氮化物基半导体层12是具有约3.4ev的带隙的未掺杂gan层时，氮化物基半导体层14可选择为具有约4.0ev的带隙的algan层。因而，氮化物基半导体层12和14可分别充当沟道层和势垒层。在沟道层与势垒层之间的接合界面处产生三角阱势，使得电子在三角阱中积聚，由此邻近于异质结而产生二维电子气体(2deg)区。因此，半导体器件1a可包含至少一个gan基高电子迁移率晶体管(hemt)。
22.栅电极介电层16设置在氮化物半导体层14上。栅电极介电层16覆盖在氮化物半导体层14上。栅电极介电层16的材料可包含例如但不限于电介质材料。举例来说，栅电极介电层16可包含sinx(例如，si3n4)、siox、si3n4、sion、sic、sibn、sicbn、氧化物、氮化物、氧化物、等离子体增强氧化物(peox)，或其组合。
23.电极20和22可安置于栅电极介电层16上/之上/上方。电极20和22可穿过栅电极介电层16，以与氮化物半导体层14接触。在一些实施例中，电极20可充当源极电极。在一些实施例中，电极20可充当漏极电极。在一些实施例中，电极22可充当源极电极。在一些实施例中，电极22可充当漏极电极。电极20和22的作用取决于装置设计。
24.在一些实施例中，电极20和22可包含例如但不限于金属、合金、掺杂半导体材料(例如掺杂结晶硅)、例如硅化物和氮化物的化合物、其它导体材料或其组合。电极20和22的示例性材料可包含例如但不限于ti、alsi、tin或其组合。电极20和22可以是单个层，或者是具有相同或不同组成的多个层。在一些实施例中，电极20和22与氮化物基半导体层14形成欧姆接触。欧姆接触可通过将ti、al或其它合适的材料应用于电极20和22来实现。在一些实施例中，电极20和22中的每一个由至少一个共形层和导电填充物形成。共形层可包覆导电填充物。共形层的示例性材料可包含例如但不限于ti、ta、tin、al、au、alsi、ni、pt，或其组合。导电填充物的示例性材料可包含例如但不限于alsi、alcu或其组合。
25.氮化物导电层30设置在栅电极介电层16上。氮化物导电层30可覆盖在栅电极介电层16的部分区域上。氮化物导电层30可接触栅电极介电层16。氮化物导电层30位在电极20与22之间。氮化物导电层30的示例性材料可包含金属或金属化合物。氮化物导电层30可形
成为单个层，或者形成为具有相同或不同组成的多个层。金属或金属化合物的示例性材料可包含例如但不限于tin或tan。
26.沉积层32设置在栅电极介电层16上。沉积层32可覆盖氮化物导电层30、电极20及22。沉积层32可覆盖氮化物导电层30的侧壁。沉积层32可以是单个层，或者是具有相同或不同组成的多个层。沉积层32可充当层间电介质(ild)或金属间电介质(imd)。沉积层32也可充当保护层。沉积层32的材料可包含例如但不限于电介质材料。举例来说，沉积层32可包含sin
x
(例如，si3n4)、sio
x
、si3n4、sion、sic、sibn、sicbn、氧化物、氮化物、氧化物、等离子体增强氧化物(peox)或其组合。在一些实施例中，栅电极介电层16与沉积层32可具有相同的材料。在一些实施例中，氮化物导电层30与沉积层32具有不同的材料，例如氮化物导电层30包括氮化钛，而沉积层32具有的电介质材料不包括钛。由于氮化物导电层30与沉积层32具有不同的材料，故其在面对同一种刻蚀剂的时候，可以展现出不同的刻蚀速率。举例来说，当进行刻蚀工艺的时候，沉积层32可因与刻蚀剂产生化学反应而被去除，然而氮化物导电层30能够几乎不与同一刻蚀剂发生反应，并因此作为刻蚀工艺中的刻蚀钝化层或是刻蚀终止层。
27.栅电极40设置在氮化物导电层30以及沉积层32上。栅电极40穿过沉积层32并与氮化物导电层30接触。栅电极40可通过氮化物导电层30而与栅电极介电层16分隔开来。栅电极40位在电极20与22之间。栅电极40可以是后栅极。栅电极40的形成次序可晚于电极20与22。栅电极40相对氮化物半导体层14的位置比电极20及22相对氮化物半导体层14的位置还高。更进一步来说，栅电极40的顶面相对氮化物半导体层14的位置会完全地高过所述电极20及22的整体相对氮化物半导体层14的位置。另外，作为后栅极，栅电极40的顶面的位置也高过沉积层32，且至少一部分的栅电极40会覆盖在沉积层32上。
28.在进行栅电极40的制作工艺前，可先去除一部分的沉积层32，以在沉积层32中形成开口，其为用来填充栅电极40的空间。在一些实施例中，去除一部分的沉积层32可由刻蚀工艺实现。在此刻蚀工艺的过程中，作为刻蚀终止层的氮化物导电层30可以避免栅电极介电层16受到刻蚀影响。也就是说，由于使用氮化物导电层30作为刻蚀终止层，故可更容易控制在沉积层32中形成开口的工艺。
29.具体来说，若是无使用氮化物导电层作为刻蚀终止层，则会需要精密控制工艺参数，以避免栅电极介电层受到损伤。在大量制作的需求下，精密控制工艺参数会降低生产速度。此外，即便采用精密控制，仍会有使栅电极介电层受到损伤的可能性。因此，使用氮化物导电层30作为刻蚀终止层，可使在沉积层32中形成开口的工艺具有更大的弹性。例如，所采用的工艺可以是对沉积层32有较快刻蚀速度的参数。
30.在进行栅电极40的制作工艺后，栅电极40的侧壁可以与沉积层32的内侧壁接触并形成交界面。在如图1所绘的示例性附图中，此交界面相对氮化物半导体层14为垂直的。此外，由于可对沉积层32的开口形成使用较快的刻蚀速度参数，故沉积层32的内侧壁的表面粗糙度可以相对大。例如，沉积层32的内侧壁的表面粗糙度可以大于沉积层32的顶面的表面粗糙度。
31.另一方面，在沉积层32内形成的开口宽度会小于氮化物导电层30的宽度，此将使得栅电极40的底面的宽度也小于氮化物导电层30的宽度。而由于栅电极40是作为后栅极，故其顶面的宽度可以形成为大于氮化物导电层30的宽度。
32.通过如图1所绘的结构，可避免栅电极介电层16受到损害，也可利于加快在沉积层内形成开口的工艺速率。也因此，所形成具有d-mis(depletion mode misfet)结构的氮基半导体器件可具有高可靠度以及高良率。
33.用于制造氮基半导体器件1a的方法的不同阶段在图2a、图2b、图2c、图2d和图2e中展示，如下文所描述。在下文中，沉积技术可包含例如但不限于原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)、金属有机cvd(mocvd)、等离子体增强型cvd(pecvd)、低压力cvd(lpcvd)、等离子体辅助气相沉积、外延生长或其它合适的工艺。
34.参考图2a，提供衬底10。氮化物基半导体层12和14可通过使用上文提及的沉积技术依次形成于衬底10上方。栅电极介电层16可通过使用上文提及的沉积技术形成于氮化物基半导体层14上方。氮化物导电覆盖层50可通过使用上文提及的沉积技术形成于栅电极介电层16上方。
35.参考图2b，屏蔽层52可通过使用上文提及的沉积技术形成于氮化物导电覆盖层50上方。屏蔽层52可用来作为后续图案化工艺中的屏蔽层，其可定义位于其下方层体的轮廓或形状。
36.参考图2c，可利用屏蔽层52对氮化物导电覆盖层50进行图案化，以形成氮化物导电层30。氮化物导电层30的轮廓或形状可由屏蔽层52转移而成。
37.参考图2d，电极20及22可通过使用沉积技术和一系列图案化工艺依次形成。在一些实施例中，图案化工艺可以包含光刻、曝光和显影、蚀刻、其它合适的工艺或其组合。沉积层32可通过使用沉积技术形成，且沉积层32覆盖栅电极介电层16、电极20及22、氮化物导电层30。接下来，屏蔽层54可通过使用沉积技术形成形成在沉积层32上。屏蔽层54具有开口，且屏蔽层54的开口位置对准氮化物导电层30。
38.参考图2e，可可利用屏蔽层54在沉积层32中形成开口322，以暴露出所述氮化物导电层30的一部分。在一些实施例中，在沉积层32中形成开口322的步骤包括对沉积层32执行刻蚀，且氮化物导电层30作为刻蚀停止层。在开口322形成后，即可在开口322中形成栅电极；其中，在开口322中形成栅电极的步骤包括使栅电极能够完全地将开口322填满。于填满后，再使栅电极高过沉积层32，从而得到前述图1的结构。
39.图3是根据本公开的一些实施例的半导体器件1b的横截面视图。半导体器件1b类似于如参考图1所描述和说明的半导体器件1a，不同之处在于氮化物导电层30由氮化物导电层30b替换。氮化物导电层30b在其顶表面处具有凹槽。氮化物导电层30b的凹槽可以在对沉积层32进行刻蚀期间产生的。在一些实施例中，在对沉积层32进行刻蚀期间，使用的刻蚀剂除了对沉积层32有快速的刻蚀速率以外，对于氮化物导电层30b也具有慢速的刻蚀速率，使得一部分的氮化物导电层30b也会在刻蚀期间被去除，从而形成凹槽。栅极电极40穿过沉积层32且其底部位于凹槽内。通过凹槽，可以增加氮化物导电层30b与栅极电极40之间的接触面积，以满足不同的电性需求。例如可借由调整氮化物导电层30b与栅极电极40之间的接触面积，以对应地调控器件的阈值电压。
40.图4是根据本公开的一些实施例的半导体器件1c的横截面视图。半导体器件1c类似于如参考图1所描述和说明的半导体器件1a，不同之处在于沉积层32和栅极电极40由沉积层32c和栅极电极40c替换。栅电极40c的侧壁可以与沉积层32c的内侧壁接触并形成交界面。在如图4所绘的示例性附图中，此交界面相对氮化物半导体层14为倾斜的。由于可对沉
积层32c的开口形成使用较快的刻蚀速度参数，故沉积层32c的内侧壁可因应较快的刻蚀速度参数而呈现微倾斜的。
41.选择和描述实施例是为了最佳地解释本公开的原理及其实际应用，使得所属领域的其他技术人员能够理解各种实施例的公开内容，并且能够进行适合于预期的特定用途的各种修改。
42.如本文中所使用且不另外定义，术语“基本上”、“大体上”、“近似”和“约”用于描述并考虑较小变化。当与事件或情形结合使用时，所述术语可涵盖事件或情形明确发生的情况以及事件或情形近似于发生的情况。举例来说，当结合数值使用时，术语可涵盖小于或等于所述数值的
±
10％的变化范围，例如小于或等于
±
5％、小于或等于
±
4％、小于或等于
±
3％、小于或等于
±
2％、小于或等于
±
1％、小于或等于
±
0.5％、小于或等于
±
0.1％、或小于或等于
±
0.05％。术语“大体上共面”可指沿同一平面定位的在数微米内的两个表面，例如沿同一平面定位的在40μm内、30μm内、20μm内、10μm内或1μm内的两个表面。
43.如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个提及物。在一些实施例的描述中，提供于另一组件“上”或“之上”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。
44.虽然已参考本公开的具体实施例描述且说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，在不脱离如由所附权利要求书定义的本公开的真实精神和范围的情况下，可作出各种改变且可取代等效物。所述说明可能未必按比例绘制。由于制造工艺和公差，本公开中的工艺再现与实际设备之间可能存在区别。此外，应了解，实际装置和层可能相对于图式的矩形层描绘存在偏差，且可能由于例如共形沉积、蚀刻等等制造工艺而包含角表面或边缘、圆角等等。可存在未特别说明的本公开的其它实施例。应将本说明书和图式视为说明性而非限制性的。可进行修改，以使特定情形、材料、物质组成、方法或工艺适应本公开的目标、精神和范围。所有此类修改都既定在所附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非在本文中特定指示，否则操作的次序和分组并非限制性的。