低阻抗源极/背栅finFET的制作方法

低阻抗源极/背栅finfet
技术领域
1.示例实施例涉及半导体制造和器件，例如关于鳍状物场效应晶体管(finfet)。


背景技术：

2.晶体管通常被用作开关或放大器，并且是集成电路(ic)中的关键部件。随着ic技术的进步，ic中晶体管的数量增加了，而为了减小ic尺寸，晶体管尺寸已经减小。标准金属氧化物半导体场效应晶体管(mosfet)通常通过其栅极宽度来测量，其栅极宽度也与其源极和漏极之间的距离有关。因此，随着mosfet尺寸的减小，源极到漏极的距离也随之减小，这增加了源极和漏极之间的电流泄漏的可能性。一些泄漏会降低mosfet的效率，而过多的泄漏会使mosfet无法用于应用。
3.finfet已发展成为此类减小器件尺寸的晶体管应用的替代方案。finfet之所以如此命名，是因为它的源极或漏极结构或两者具有类似鳍状物的形状，通常从衬底向外延伸，并且finfet栅极通常在非线性方向上环绕fitfet。当以这种方式考虑时，与仅在晶体管主体(沟道)上方的mosfet栅极相比，finfet栅极可以被视为是三维的，因为其具有在其主体上方的一部分，并且一个或多个部分沿着主体的相应侧面。因此，栅极感应沟道同样包括可远离衬底延伸的非线性路径。这种非线性沟道配置与更传统的fet形成对比，后者通常形成为具有平行于fet衬底的沟道的平面器件(例如，当源极/漏极区域在衬底下方时沟道在衬底内，或者对于绝缘体上硅(soi)晶体管来说沟道在衬底上方)。因此，与mosfet相比，finfet几何结构为更小的晶体管沟道提供了增加的计算功率，因此它可以适应减小的缩放比例，同时仍然提供减少的泄漏、更快的开关时间和更高的电流密度。
4.finfet也可以结合ldmos技术来构建，其中源极/漏极路径相对于栅极是不对称的，因为栅极定位成相比漏极更靠近源极，并且也因为通常漏极通过漂移区与晶体管主体(因此也与源极)电分离。这种不对称和分离提供了从源极到栅极下方的沟道的相对较短的沟道宽度，而漂移提供了更高的击穿电压。该构造还可以使用衬底p阱作为背栅(bg)连接。
5.虽然finfet提供了某些好处，但它也可能带来某些缺点。例如，在ldmos finfet中，电阻可能相对较高，导致较小的安全工作区(soa)。此外，在源极和bg触点仅位于结构的顶部的情况下，这样的结构可能导致无效的沟道传导并增加泄漏电流。
6.因此，可以改进某些上述概念的示例实施例如下文详述。


技术实现要素：

7.描述了一种集成电路，其包括衬底，该衬底具有从衬底的表面延伸的鳍状物。该鳍状物包括源极区、漏极区和体区。源极区包括外部区域和位于内部的导电区域，该外部区域具有与体区的外部区域的第二导电类型互补的第一导电类型，而位于内部的导电区域具有该第二导电类型。
8.也描述了并要求保护其他方面。
附图说明
9.图1a是示例实施例finfet的透视图和局部分解图。
10.图1b是图1a附加了栅极氧化物的示意图。
11.图1c是图1b的示意图，其中栅极位于栅极氧化物附近。
12.图1d是图1a-图1c的finfet的透视图，其额外示出了在finfet背栅、源极和主体内的导电芯。
13.图2a是图示沿图1a的结构的长轴的垂直视图的局部剖视图。
14.图2b是沿着图2a中的线2b-2b的掺杂浓度曲线图。
15.图3a是表示沿图1d中的线3-3的垂直视图的剖视图。
16.图3b图示了表示图3a的剖面中的总掺杂分布的一部分的掺杂浓度曲线图。
17.图4a是表示沿图1d中的线4-4的垂直视图的剖视图。
18.图4b图示了表示图4a的剖面中的总掺杂分布的一部分的掺杂浓度曲线图。
19.图5是表示沿图1d中的线5-5的垂直视图的剖视图。
20.图6是表示沿图1d中的线6-6的垂直视图的剖视图。
21.图7是表示沿图1d中的线7-7的视图的剖视图。
22.图8是用于形成finfet的示例实施例方法的流程图。
具体实施方式
23.图1a是示例实施例finfet 100的透视和局部分解图。finfet 100是结合半导体衬底102形成的，该半导体衬底102可以是体硅、绝缘体上硅(soi)、硅-锗、砷化镓等。在图示的示例中，半导体层104从衬底102的上平坦表面102ups突出。半导体层104由于其突出性质而有时被称为鳍状物(fin)，因此也产生了术语finfet。半导体层104可以具有变化的尺寸，例如具有大约0.15μm的宽度和大约0.4μm的高度。半导体层104可以例如通过以下工艺来形成：掩蔽衬底102的先前最上表面的一部分并从最上表面蚀刻掉未被掩膜覆盖的材料，留下被掩蔽的半导体层104从衬底102突出但作为衬底102的整体部分。可替代地，半导体层104可以被形成(例如，生长)为上平坦表面102ups上方的独立层。其他细节和示例可在2020年7月6日提交的题为“fin field effect transistor with field plating”的美国专利申请16/920,903中找到，该专利申请通过引用并入本文。在任一情况下，一旦形成半导体层104，就将其划分(例如，选择性地掩蔽)以包括不同的区域，即源极区106、体区108和漏极区110，其中每个区域的部分或全部可以(通过扩散或注入)被掺杂以促进相应区域的期望电操作。在npn晶体管形成的示例中，源极区106和漏极区110掺杂有n型掺杂剂，而体区108掺杂有p型掺杂剂(对于pnp晶体管反之亦然)。同样在一个示例实施例中，ldmos技术被包含其中，使得漂移区112位于漏极区110和体区108之间。在一个示例实施例中，漂移区112具有与漏极区110相同的导电类型(例如，n型)，而与源极区106的宽度相比，漂移区112有效地延长了漏极区110相对于体区108的导电路径。更长的漏极导电路径例如在高电压应用中可能是期望的，以便缓冲沿着沟道(体区108中的导电路径)的电场。另外，半导体层104包括与源极区106相邻并且通常电连接到源极区106的背栅(bg)区114，其在下文进一步详述。在npn晶体管的示例中，bg区114掺杂有p型掺杂剂。
24.finfet 100还包括栅极116，其在分解图中示出在剩余的图1a结构上方，并且也在
图1b和图1c中示出。特别地，图1b示出了在形成栅极116之前，栅极氧化物118形成在半导体层104的一部分上方，例如完全覆盖体区108、漂移区112的一部分(或全部)以及源极区106的一部分。然后，图1c示出了形成栅极116以与源极区106、体区108和漂移区112的一些部分对齐，尽管栅极116与这些部分通过栅极氧化物118隔开。栅极116被制成是导电的，例如通过用掺杂的多晶硅来形成它，或者它可以是金属，同样例如之前是牺牲多晶硅层并且随后进行金属化。通过栅极116的定位和导电性，到栅极116的电信号可以控制源极区106和漏极区110(以及漂移区112)之间穿过体区108中的沟道的信号流。此外，由于栅极116一般在示出为x、y和z的所有三个维度上延伸，则与沟道位于单个平面中的传统mosfet不同，在finfet 100中，电效应是三维的，在体区108的三个大致平坦表面(在图1a中示出为顶表面108ts(在x-y平面中)和侧壁108sw(在x-z平面中))中的每一个附近或沿着这些表面形成沟道。
25.图1d是图1a-图1c的finfet 100的透视图，其示出了在半导体层104的内部区域内的导电芯120。在一个示例实施例中，通过将导电掺杂剂定位(例如，注入)在远离半导体层104中的某些区域的选定部分的顶表面和侧壁的一定距离处来形成导电芯120。例如，导电芯120可以沿着半导体层104的长轴并在半导体层104的内部穿过，延伸穿过bg区114、源极区106和体区108的x维度部分或全部。因为bg区114是导电的，对其施加的电信号将耦合到导电芯120并通过导电芯120。相应地，到bg区114的电信号可以继续经由导电芯120穿过源极区106和体区108的内部(例如，轴向)部分。此外，由于导电芯120或者如稍后解释的那样至少导电芯120的最导电部分不延伸到源极区106的外侧壁106sw或顶表面106ts，则其中没有设置导电芯120的源极区106的半导体材料部分仍可用作晶体管源极，例如作为n型源极。类似地，由于导电芯120没有延伸到体区108的外侧壁108sw或顶表面108ts，则其中没有设置导电芯120的体区108的半导体材料部分仍可提供在其中可以感应出晶体管沟道的材料(例如在p型材料中感应出导电沟道)。然而，由于导电芯120轴向位于体区108内，导电芯120上的偏置信号可用于调整晶体管沟道的背栅操作特性，从而实质上用于将物理bg区114电延伸至接近体区108的沟道的区域。
26.图2a是表示横跨图1a的半导体层104的长轴的部分垂直视图的截面图，并且展示了涉及体区108中的完全掺杂或源极区106和bg区114中的部分掺杂的掺杂步骤。虽然在较早的图中未示出，但注入块122(例如，浅沟槽绝缘体(sti))被形成在半导体层104的底部附近，在此处其与上平坦表面102ups交界。此后，执行至少两种不同的注入类型，一种主要在半导体层104的内部(例如，轴向)部分中形成导电芯120，而另一种用于基于沿半导体层104的长轴被掺杂的位置形成更靠近半导体层104的顶表面或侧壁的适当半导体路径。例如并且如图2a的图例所示，第一导电芯注入(或等离子体掺杂)例如相对于图2a的垂直取向以某些角度施加于半导体层104的顶表面104ts和侧壁104sw，该注入具有与体区108相同的导电类型(例如，p型，如可以用硼实现)的导电掺杂剂并且具有高浓度(p+)以促进低电阻导电路径，即形成导电芯120。使用适当的参数来实现该注入(例如，使用相对高的能量以实现在从2e18/cm3到3e18/cm3的范围中或可能高达5e18/cm3的掺杂剂密度，其取决于鳍状物尺寸)，使得导电芯120被形成为距半导体层104的外表面超过距离d1，其中例如同时半导体层104(鳍状物)的总宽度d2为此外，导电芯120仅沿着半导体层104的整个长度的一部分形成，其中例如图1d的透视图(和图6的横截
面)示出了导电芯120停止在体区108与漂移区112之间的界面处。为了实现这种终止，漂移区112和漏极区110可以在导电芯120注入过程中被掩蔽。同样在该示例中，第二外部区域植入同样例如相对于图2a的垂直取向以某些角度施加于半导体层104的顶表面104ts和侧壁104sw，但具有比导电芯120注入更低的能量。使用适当的参数来实现例如用于体区108的第二注入(例如，使用相对低的能量以实现在从2e17/cm3到3e17/cm3的范围中的较低密度)，其通常被确定为实现finfet 100的期望阈值电压，使得该第二注入的影响主要在从半导体层104的外表面起的距离d1内。最后，如稍后进一步所详述，可以执行额外的外部区域注入以实现期望功能和适合于完成bg区114和源极区106的掺杂剂。对于前述三个示例中的每一个，掺杂参数使得掺杂剂通常或主要保持在顶表面与侧壁的距离d1内，因此掺杂剂不会影响导电芯120的大部分所位于的更深的横截面区域。在可替代示例实施例中，导电芯120的形成可以在源极区106和bg区114的掺杂之前或之后。然而，通常将首先完成导电芯120(高能)注入，因此它将不会被表面掺杂阻挡并且不会碰撞表面掺杂，而如果首先执行源极区106和/或bg区114掺杂步骤则可能会发生这种情况。另外，漂移区112和漏极区110也可以被同时掺杂或在不同时间掺杂为第二外部区域注入的适当掺杂剂应用(例如，用于npn晶体管的n型，例如与源极区106的掺杂同时进行)。
27.图2b示出了作为导电芯120的附加表示的掺杂浓度图200，其描绘了沿着图2a中的线2b-2b并且更具体地相对于体区108中的完全掺杂或bg区114或源极区106中的部分掺杂的掺杂剂浓度，稍后将描述关于后两个区域的附加细节。图2b的竖轴描绘掺杂剂浓度，而图2b的横轴描绘在远离竖直中心线200vcl的两个方向上的长度，其中竖直中心线200vcl也在图2a中示出。此外，掺杂浓度曲线200表示上文相对于图2a描述的第一注入和第二注入两者的总和(sum)，使得曲线200由表示主要形成导电芯120的第一注入的第一曲线202和表示在距半导体层104的外表面的距离d1内调整掺杂剂浓度的第二注入的第二曲线204产生。根据图2b，掺杂工艺和由此得到的形成导电芯120将在导电芯120的中心附近提供高得多的掺杂剂浓度，该浓度随着远离该中心(远离竖直中心线200vcl)的距离而下降。在一个示例实施例中，最接近竖直中心线200vcl的掺杂浓度尽可能高以促进在该区域中通过导电芯120的低电阻(和高导电)路径，但不会太高以免干扰更靠近顶表面104ts或侧壁104sw的沟道掺杂。然而，此外，一些较低的掺杂剂浓度也将存在于最接近半导体层顶表面104ts和侧壁104sw的d1距离内。例如，半导体层104的最外部d1中来自导电芯掺杂剂的掺杂剂浓度可以是中心线200vcl处的那些掺杂剂的最高浓度的20％或更少。可以调整这种较低的掺杂剂浓度以相应地调整沟道阈值电压。因此，虽然图2a(和其他图)将导电芯120的形状图示为矩形，但图2b示出了实际设计的掺杂分布更可能具有较少的清晰边界并提供钟形，其在竖直中心线200vcl处具有最大掺杂剂浓度并且在半导体层104的顶表面104ts和侧壁104sw的d1内具有较低浓度(例如，竖直中心线200vcl处的最高浓度的20％或更少)。
28.图3a是表示横跨半导体层104的长轴并且沿着图1d中的线3-3(即横跨bg区114)的垂直视图的横截面图。因此，导电芯120或至少其导电掺杂剂分布的最高浓度的大部分(超过50％)被轴向(进入页面)定位并且定位在距离d1处或更远离bg顶表面114ts和侧壁114sw，即更靠近竖直中心线300vcl。虽然未在图1d中显示，但图3a添加了沿bg区114的外表面形成的导电层300，例如形成为硅化物层。因此，接触导电层300的电信号也耦合到bg区114以及导电芯120的内部定位部分。从导电芯120起，该电信号可以进一步沿着半导体层
104的长轴的其他部分行进(超出bg区114)。
29.图3b示出了附加的掺杂浓度曲线302，其代表了图3a的横截面(即横跨bg区114)中的总掺杂分布的一部分。在图3b中，同样竖轴描绘掺杂剂浓度并且横轴描绘在远离竖直中心线300vcl(类似于图2a的竖直中心线200vcl但是此处关于bg区114)的两个方向上的长度。图3b的掺杂浓度必然包括图2b的曲线200，因为相对于图2b描述的相同注入和所形成的体区108也适用于bg区114。另外，半导体层104可以被施加带有至bg区114的区域的开口的掩模，然后施加p型掺杂(例如，硼)以实现相对高的p+掺杂浓度，其同样更靠近半导体层104的未掩蔽部分的顶表面和侧壁(例如，在距离d1内)。因此，bg区114包括由曲线200和曲线302两者表示的掺杂剂浓度。曲线302表示附加的p型注入，例如用以实现3e20/cm3至6e20/cm3范围内的掺杂剂密度。
30.图4a是表示横跨半导体层104的长轴并且沿着图1d中的线4-4(即横跨源极区106)的垂直视图的横截面图。导电芯120被轴向(进入页面)定位并且定位在源极顶表面106ts和侧壁106sw之内和远离源极顶表面106ts和侧壁106sw的距离d1处。虽然未在图1d中显示，但图4a添加了沿源极区106的外表面形成的导电层400，例如形成为硅化物层。因此，接触导电层400的电信号也耦合到源极区106，其有时例如通过具有与图3的导电层300相同的层的导电层400而耦合到bg区114。同样根据图4a，导电芯120继续来自图3a所示的相同导电芯120，使得从bg区114到图3a的位于内部的导电芯120的电信号也传送到图4a的位于内部的导电芯120。
31.图4b示出了附加的掺杂浓度曲线402，其代表了图4a的横截面(即横跨源极区106)中的总掺杂分布的一部分。在图4b中，同样竖轴描绘掺杂剂浓度并且横轴描绘在远离竖直中心线400vcl(类似于图2a的竖直中心线200vcl但是此处关于源极区106)的两个方向上的长度。图4b的掺杂浓度必然包括图2b的曲线200，因为相对于图2b描述的相同注入和所形成的体区108也适用于源极区106。另外，半导体层104可以被施加带有至源极区106的区域的开口的掩模，然后施加n型掺杂(例如，砷、磷化物或两者的组合)以实现相对高的n+掺杂浓度，其同样更靠近半导体层104的未掩蔽部分的顶表面和侧壁(例如，在距离d1内)。因此，源极区106包括由曲线200和曲线402两者表示的掺杂剂浓度。曲线402表示附加的n型注入，例如用以实现5e20/cm3至1e21/cm3范围内的掺杂剂密度。
32.图5是表示横跨半导体层104的长轴并且沿着图1d中的线5-5(即横跨体区108)的垂直视图的横截面图，并且如上面关于图2b所述在其中示出了掺杂剂分布。导电芯120被轴向(进入页面)定位并且定位在源极顶表面108ts和侧壁108sw之内和远离源极顶表面108ts和侧壁108sw的距离d1处。图5进一步示出沿着体区108的外表面(沿着侧壁108sw和顶表面108ts)形成的栅极氧化物118，以及沿着栅极氧化物118的外表面形成的栅极116。然后可以形成与栅极116的电接触，其在顶表面108ts和侧壁108sw附近的体区108的d1厚半导体材料中感生出电沟道108ch(大致示出为虚线/点线)。相反，从顶表面108ts和侧壁108sw起的距离d1和更远处，导电芯120自与图3a和图4a所示的相同的导电芯120继续，使得来自bg区114的电信号传送到图3a的位于内部的导电芯120并传送到图4a的位于内部的导电芯120，也传送到图5的位于内部的导电芯120。因此，图5的位于内部的导电芯120中的电信号可以提供对形成在体区108的d1厚半导体材料中的沟道的背栅电影响。
33.图6是表示横跨半导体层104的长轴并且沿着图1d中的线6-6(即横跨漏极区110
(或可能与横跨漂移区112可比较))的垂直视图的横截面图。如前文所述，导电芯120(图1d)没有延伸至漏极区110，因此导电芯120未在图6中示出。相反，漏极区110包括n型掺杂剂，例如其可以被形成为具有从2e16/cm3到5e17/cm3范围内的掺杂剂密度。图6进一步示出了沿着漏极区110的外表面(即沿着侧壁110sw和顶表面110ts)形成的导电层600，例如形成为硅化物层。然后可以通过接触导电层600来实现与漏极区110的电接触。
34.图7是表示沿着半导体层104的长轴并且沿着图1d中的线7-7的视图的横截面图，连同分别来自图3a和图4a的导电层300和400(以及沿着漏极区110的顶表面的可比较的导电层700)。图7的透视图由此描绘了在源极区106、体区108和漂移区112以及漏极区110之间提供示例npn结构，同时导电芯120沿着bg区114、源极区106和体区108的长度延伸，由此提供前述导电路径以影响体区108的外d1厚度中的沟道108ch(图5)。图7还示出了导电芯120的一端与体区108和漂移区112之间的界面对齐的示例。
35.图8是用于形成finfet的示例实施例方法800的流程图。方法800开始于步骤802，在该步骤中，获得图1a的半导体衬底102。该半导体衬底可以是半导体晶片的一部分，在这个阶段，半导体晶片可能已经历一些较早的处理步骤。这样的处理步骤可以包括例如晶片清洁(例如化学方式和/或机械方式)、隔离以及可能在上平坦表面102ups下方形成结构或区域。接下来，方法800从步骤802继续进行到步骤804。
36.在步骤804中，例如以图1a的半导体层104的形式形成鳍状物结构。例如，可以通过以下方式形成半导体层104：从晶片的初始表面蚀刻掉一些区域并向下蚀刻到图1a所示的上平坦平面102ups，由此留下半导体层104形式的晶片的剩余部分从上平坦平面102ups突出。可替代地，半导体层104可以被沉积为附加层，附着到上平坦表面102ups并且从上平坦表面102ups突出。此外，鳍状物可以具有各种形状或可以形成多个鳍状物；图1a-图1d的示例示出了大致纵向结构，但是替代实施例可以形成为具有相对于纵向结构以一定角度(例如，垂直)延伸的部分。接下来，方法800从步骤804继续进行到步骤806。
37.在步骤806中，对鳍状物结构施加掩膜和掺杂，以在一个示例中独立地在一个或多个掺杂操作中形成晶体管区域，并在另一操作中形成导电芯，其中导电芯被形成为在一个结构内部具有其最高掺杂剂浓度，该结构在更靠近其一个或多个表面处提供并操作为晶体管源极或体区。图2a-图5示出了这样的导电芯120的示例，其中其最高的掺杂剂浓度形成在距鳍状物(半导体层104)的顶表面和侧壁的距离d1或更远处。相反，鳍状物半导体材料的表面内的最外层d1宽度被掺杂以用作晶体管源极区106和体区108(包括沟道)。因此，在内部超过d1的更远的鳍状物半导体材料提供可操作以传递邻近晶体管沟道(在体区108内)的背栅偏压的导电芯120。接下来，方法800从步骤806继续进行到步骤808。
38.在步骤808及之后的步骤中，进行后鳍状物(post-fin)形成工艺，以便完成半导体晶片的ic的任何电路特征、连接件等。在这方面，可以形成硅化物(例如，图7，导电层300、400、700)，也可以形成用于晶片上的每个ic的附加层和/或其他器件。此后，形成在晶片上的每个ic可以与晶片分离、被封装、被测试，并且最终如果满意，则被批准分发，例如通过销售和交付给客户。
39.根据以上所述，本领域技术人员应当理解，示例实施例被提供用于半导体制造和器件，例如关于具有改进的背栅耦合的finfet(包括ldmos finfet)。这样的实施例提供了各种益处，其中一些在上面有所描述并且还包括其他的益处。例如，益处可以包括通常由
finfet器件提供的那些，并且还包括低电阻背栅耦合，例如也延伸到晶体管沟道。另一个益处是改进的soa。还有其他益处是不同示例实施例的变化的灵活性，例如，鳍状物形状和层尺寸可以改变，并且层位置虽然在各种示例实施例中被示出为直接接触，但在某些情况下可以通过附加材料分开。作为最后一个示例，在随附权利要求的范围内，在所描述的实施例中可以进行另外的修改，并且其他实施例也是可能的。