技术特征：
1.一种pn结注入型浮栅晶体管，包括半导体衬底、源区、漏区、沟道区、浮栅介质层、浮栅、pn结注入区、浮栅阻挡层、控制栅极、隔离层和金属引出层，在半导体衬底上形成源区和漏区，以及连接二者的轻掺杂沟道区；其特征在于，沟道区之上依次为浮栅介质层、浮栅、浮栅阻挡层和控制栅极，而浮栅与pn结注入区横向连接形成pn结，且所述pn结注入区不在沟道区上，独立于控制栅极、源区和漏区；隔离层覆盖晶体管器件的表面；金属引出层通过通孔穿过隔离层分别形成连接至源区、漏区、控制栅极、pn结注入区的金属引出线。2.如权利要求1所述的pn结注入型浮栅晶体管，其特征在于，在浮栅介质层之上，浮栅和pn结注入区在水平方向上形成pn结，其中一个为p型半导体，另一个为n型半导体。3.如权利要求1所述的pn结注入型浮栅晶体管，其特征在于，所述浮栅介质层的厚度为2～5nm；所述浮栅阻挡层的厚度为5～15nm，所述控制栅极的厚度为50～100nm。4.如权利要求1所述的pn结注入型浮栅晶体管，其特征在于，所述浮栅和pn结注入区的材料为多晶硅，厚度为3～10nm。5.权利要求1～4任一所述的pn结注入型浮栅晶体管的制备方法，包括以下步骤：1)在半导体衬底上形成浅槽隔离和有源区；2)在半导体衬底表面形成浮栅介质层；3)在浮栅介质层上淀积多晶硅，并掺杂形成第一掺杂类型多晶硅，然后通过光刻技术定义pn结的区域；4)在第一掺杂类型多晶硅层表面依次沉积浮栅阻挡层、控制栅电极层和硬掩模层；5)通过光刻技术定义控制栅区域并刻蚀硬掩模，然后以硬掩模作为屏蔽，刻蚀控制栅电极层、浮栅阻挡层至浮栅介质层和硬掩膜未覆盖的多晶硅区域；6)以栅上面的硬掩模为屏蔽，先轻掺杂形成源漏ldd区域，再通过沉积介质层并刻蚀形成侧墙，对源漏进行重掺杂，同时硬掩膜未覆盖的多晶硅经过重掺杂变成第二掺杂类型多晶硅，从而形成pn结接触，最后快速退火激活杂质；7)淀积隔离层并对表面进行平坦化，然后制作源区、漏区、控制栅极和pn结注入区的金属引出。6.如权利要求5所述的制备方法，其特征在于，步骤2)通过氧化方式形成氧化硅层作为浮栅介质层。7.如权利要求5所述的制备方法，其特征在于，步骤3)中采用低压化学气相沉积法淀积多晶硅。8.如权利要求5所述的制备方法，其特征在于，步骤4)中采用原子层淀积的方法形成浮栅阻挡层，采用磁控溅射或金属蒸发淀积的方法形成控制栅电极层，采用低压化学气相沉积或等离子体增强化学气相沉积的方法形成硬掩膜层。9.如权利要求5所述的制备方法，其特征在于，其中所述光刻技术为193nm紫外光刻技术。10.如权利要求5所述的制备方法，其特征在于，在步骤3)中对多晶硅掺杂形成p型多晶硅，在步骤6)中对硬掩膜未覆盖的多晶硅进行重掺杂形成n型多晶硅，最终获得n型晶体管。
技术总结
本发明公开了一种PN结注入型浮栅晶体管及其制备方法，属于集成电路制造领域。所述浮栅晶体管中，浮栅与PN结注入区横向连接形成PN结，且所述PN结注入区不在沟道区上，独立于控制栅极、源区和漏区，利用PN结开启电压低这一特点，直接对浮栅层进行横向的载流子注入和释放，从而降低操作电压。本发明使浮栅晶体管的注入方式从隧穿注入或热载流子注入转变为PN结注入，降低了对浮栅介质层的厚度要求，进而提高了器件的可靠性。基于以上特点，本发明的PN结注入型浮栅晶体管具有应用到大规模低功耗高速非易失性存储器的潜力。耗高速非易失性存储器的潜力。耗高速非易失性存储器的潜力。
技术研发人员：黎明 李海霞
受保护的技术使用者：北京大学
技术研发日：2022.09.16
技术公布日：2022/11/11