半导体器件的制作方法以及半导体器件与流程

1.本技术涉及半导体制作领域，具体而言，涉及一种半导体器件的制作方法以及半导体器件。


背景技术：

2.现有技术中的soi(silicon on insulator，绝缘衬底上的硅)技术可实现集成电路中元器件的介质隔离，衬底消除了体硅cmos(complementary metal oxide semiconductor，互补金属氧化物半导体)电路中的寄生闩锁效应。此外，现有技术中的soi技术还拥有寄生电容小、集成度高、速度快、工艺简单、短沟道效应小、低压低功耗、低漏电流、与现有硅工艺兼容等优势。而fdsoi(fully depleted silicon on insulator，全耗尽绝缘体上硅)作为soi体系的杰出代表，其埋氧化层(box)和顶部硅厚度均较薄，寄生电容更小、速度更快、功耗更低、抗辐射性能极强。与finfet(fin field effect transistor，鳍式场效应晶体管)相比，fdsoi技术还可有效抑制衬底的脉冲电流干扰，减少软错误的发生，设计、制造更加简单。然而，现有技术中，soi受其顶部硅材料本征性质的限制，晶体管的性能无法进一步提升。


技术实现要素：

3.本技术的主要目的在于提供一种半导体器件的制作方法以及半导体器件，以解决现有技术中soi晶体管中的顶层硅影响器件性能的问题。
4.为了实现上述目的，根据本技术的一个方面，提供了一种半导体器件的制作方法，包括：提供叠层衬底，所述叠层衬底包括依次叠置的背衬底、埋氧化层以及顶层，所述顶层的材料包括ⅳ族锗化物；在所述顶层远离所述埋氧化层的表面上形成晶体管；在所述背衬底远离所述埋氧化层的表面上形成背栅极。
5.可选地，提供叠层衬底，包括：提供所述背衬底以及位于所述背衬底上的所述埋氧化层；在所述埋氧化层远离所述背衬底的表面上形成预备顶层；在所述预备顶层远离所述埋氧化层的表面上形成预备保护层；对所述预备保护层以及所述预备顶层依次进行离子注入以及退火操作，退火操作后的所述预备顶层形成所述顶层，退火操作后的所述预备保护层形成保护层；去除所述保护层。
6.可选地，在去除所述保护层之后，在所述顶层远离所述埋氧化层的表面上形成晶体管之前，所述方法还包括：对所述顶层进行化学机械抛光。
7.可选地，所述预备顶层为锗层，对所述预备保护层以及所述预备顶层依次进行离子注入以及退火操作，包括：将注入能量范围为(0kev，40kev]、剂量范围为[1e14cm-2
，1e18cm-2
]的离子束注入所述预备保护层以及所述预备顶层；对掺杂后的所述预备保护层以及掺杂后的所述预备顶层分别进行快速热退火操作或脉冲激光退火操作，得到所述保护层和所述顶层。
[0008]
可选地，，所述离子束为铅元素离子束或者锡元素离子束。
[0009]
可选地，所述保护层的材料包括氧化硅，去除所述保护层，包括：执行以下之一：化学机械抛光、干法刻蚀，基于四甲基氢氧化铵的气相刻蚀，以去除所述保护层。
[0010]
可选地，在所述顶层远离所述埋氧化层的表面上形成晶体管，包括：在所述顶层远离所述埋氧化层的表面上依次形成栅介质层以及栅极层；依次去除部分所述栅极层以及部分所述栅介质层，得到沿远离所述顶层方向依次叠置的栅介质部以及栅极，所述栅介质部以及所述栅极构成栅极结构，所述栅极结构两侧的所述顶层裸露；在所述栅极结构两侧的所述顶层上分别形成源极以及漏极，得到所述晶体管。
[0011]
可选地，所述晶体管为包括平面晶体管、finfet晶体管以及gaa晶体管至少之一。
[0012]
可选地，所述顶层的厚度范围为5nm-100nm。
[0013]
可选地，所述叠层衬底为全耗尽叠层衬底。
[0014]
根据本技术的另一方面，提供了一种半导体器件，包括叠层衬底、晶体管以及背栅极，其中，所述叠层衬底包括背衬底、埋氧化层以及顶层，所述顶层的材料包括ⅳ族锗化物；所述晶体管位于所述顶层远离所述埋氧化层的表面上；所述背栅极位于所述背衬底远离所述埋氧化层的表面上。
[0015]
可选地，所述ⅳ族锗化物为gepb或者gesn。
[0016]
应用本技术的技术方案，在本技术的半导体器件的制作方法中，首先，提供包括依次叠置的背衬底、埋氧化层以及顶层的叠层衬底，且所述顶层的材料包括ⅳ族锗化物；然后，在所述顶层远离所述埋氧化层的表面上形成晶体管；最后，在所述背衬底远离所述埋氧化层的表面上形成背栅极，得到本技术所述半导体器件。相比于现有技术的soi晶体管中，顶层硅会影响晶体管的器件性能，本技术叠层衬底的顶层材料为ⅳ族锗化物，在ⅳ族锗化物材料层上形成的晶体管结构比传统的soi晶体管工作速度更快、短沟道效应更小、低压低功耗、漏电流更低、抗辐射性能极强，可以提升半导体器件的整体性能。
附图说明
[0017]
构成本技术的一部分的说明书附图用来提供对本技术的进一步理解，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：
[0018]
图1示出了根据本技术的实施例的半导体器件的制作方法流程示意图；
[0019]
图2至图8分别示出了根据本技术的实施例的半导体器件的制作方法在各工艺步骤后得到的结构示意图；
[0020]
图9示出了根据本技术的实施例的半导体器件的结构示意图；
[0021]
图10示出了根据本技术的实施例的一种手机的结构示意图。
[0022]
其中，上述附图包括以下附图标记：
[0023]
100、背衬底；101、埋氧化层；102、预备顶层；103、顶层；104、预备保护层；105、保护层；106、栅介质层；107、栅极层；108、栅介质部；109、栅极；110、源极；111、漏极；112、背栅极；200、栅极结构；300、手机；400、存储器。
具体实施方式
[0024]
需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本技术。
[0025]
为了使本技术领域的人员更好地理解本技术方案，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分的实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本技术保护的范围。
[0026]
需要说明的是，本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本技术的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0027]
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
[0028]
正如背景技术中所介绍的，现有技术中soi晶体管中的顶层硅影响器件性能，为解决上述问题，本技术的实施例提供了一种半导体器件的制作方法以及半导体器件。
[0029]
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
[0030]
实施例1
[0031]
根据本发明实施例，提供了一种半导体器件的制作方法实施例，需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
[0032]
图1是根据本技术实施例的半导体器件的制作方法的流程图。如图1所示，该方法包括以下步骤：
[0033]
步骤s101，提供如图5所示的叠层衬底，上述叠层衬底包括依次叠置的背衬底100、埋氧化层101以及顶层103，上述顶层103的材料包括ⅳ族锗化物；
[0034]
具体地，本技术上述提供叠层衬底的过程具体如下：
[0035]
步骤s1011，如图2所示，提供上述背衬底100以及位于上述背衬底100上的上述埋氧化层101；
[0036]
步骤s1012，如图2所示，在上述埋氧化层101远离上述背衬底100的表面上形成预备顶层102；
[0037]
步骤s1013，如图3所示，在上述预备顶层102远离上述埋氧化层101的表面上形成预备保护层104；
[0038]
步骤s1014，如图3以及图4所示，对上述预备保护层104以及上述预备顶层102依次进行离子注入以及退火操作，退火操作后的上述预备顶层102形成上述顶层103，退火操作后的上述预备保护层104形成保护层105；
[0039]
本技术通过离子注入与退火操作相结合的方式，将上述预备顶层以及预备保护层
形成顶层以及保护层，通过离子注入与退火操作形成的顶层材料晶体质量较好，表面粗糙度小，晶圆的均匀性好，有利于提升后续在此顶层上制作的晶体管的关键性能指标。
[0040]
其中，本技术上述的对上述预备保护层以及上述预备顶层依次进行离子注入时，采用的离子束为铅元素离子束或者锡元素离子束。具体地，通过向预备顶层注入铅离子束或锡离子束，再经过退火处理，形成的顶层材料为锗铅或锗锡。从迁移率的角度来说，锗铅和锗锡的迁移率较高。具体地，在同一含量下，锗铅材料拥有比锗锡材料更高的迁移率，所形成的晶体管器件拥有更高的开态电流，形成的晶体管器件性能好，更容易进一步延续摩尔定律寿命。
[0041]
在本技术实施例中，相比于硅元素，铅元素以及锡元素的晶格常数更大，铅离子以及锗离子的电负性对比度更大，在锗铅顶层晶体中铅含量低于3％的情况下，可以实现iv族的直接带隙半导体材料，在锗锡顶层晶体中锡含量达到10％的情况下，可以实现iv族的直接带隙半导体材料，因此，相比现有的锗硅，本技术的锗铅以及锗锡更容易形成直接带隙的iv族半导体材料，铅以及锡与锗衬底的晶格失配相对来说更小，外延形成的材料质量会比锗硅高。并且，本技术通过锗铅或锗锡形成的顶层更容易隧穿，在此顶层上形成的晶体管性能更佳。
[0042]
对于激光应用而言，本技术上述锗铅的光增益高于锗锡，形成的激光器阈值电流密度更低，工作温度更高。
[0043]
需要说明的是，本技术上述预备顶层为锗层，步骤s1014包括：将注入能量范围为(0kev，40kev]、剂量范围为[1e14cm-2
，1e18cm-2
]的离子束注入上述预备保护层以及上述预备顶层；对掺杂后的上述预备保护层以及掺杂后的上述预备顶层分别进行快速热退火操作或脉冲激光退火操作，得到上述保护层和上述顶层。通过合理控制离子注入的能量与剂量，从而控制预备顶层中注入的离子的含量，进一步保证可以得到质量较好的顶层。
[0044]
当然，形成顶层的方式并不限于上述的离子注入以及退火操作，本领域技术人员还可以通过mbe(molecular beam epitaxy，分子束外延)，laser ablation(激光烧蚀)，solid phase epitaxy(固相外延)，solid phase crystallization(固相结晶)，uhvcvd(ultra high vacuum chemical vapor deposition，超高真空化学气相沉积)和uhv-pecvd(ultra high vacuum-plasma enhancement chemical vapor deposition，超高真空电浆化学气相沉积)等方式，形成本技术上述顶层。
[0045]
一种具体的实施例，通过mbe方式，在超高真空条件下，在上述埋氧化层上，沿埋氧化层材料晶轴方向逐层生长薄膜，形成本技术上述顶层。
[0046]
在又一种可选的实施例中，上述顶层的厚度范围为5nm-100nm。
[0047]
步骤s1015，去除上述保护层，得到如图5所示的结构。
[0048]
在一种实施例中，上述保护层的材料包括氧化硅，去除上述保护层，包括：执行以下之一：化学机械抛光、干法刻蚀，基于四甲基氢氧化铵的气相刻蚀，以去除上述保护层。更为具体的，上述保护层的材料为氧化硅。
[0049]
其中，在步骤s1015之后，在上述顶层远离上述埋氧化层的表面上形成晶体管之前，上述方法还包括：对上述顶层进行化学机械抛光。本技术采用cmp(chemical mechanical polishing，化学机械抛光)的方式处理顶层，可以降低顶层表面粗糙度，使得cmp后的顶层的表面比较光滑平整，便于后续在顶层表面上制作有源器件，进一步保证后续
可以在平整的衬底上制作出本技术的较好的晶体管。
[0050]
上述背衬底可以为硅衬底。当然，上述背衬底并不限于上述的单层硅衬底，本领域技术人员可以根据器件的实际需求选择上述的背衬底的具体结构，可以包括硅背衬底、锗背衬底、硅锗背衬底、soi背衬底或者goi(germaniun on insulator，绝缘体上锗)背衬底。在其他实施例中，上述背衬底还可以为包括其他元素半导体或者化合物半导体的背衬底，例如gaas、inp或者sic等，还可以为叠层结构，例如si/sige等，还可以为其他外延结构，例如sgoi(silicon germaniun on insulator，绝缘体上锗硅)等。当然，其还可以为现有技术中可行的其他背衬底。
[0051]
步骤s102，如图8所示，在上述顶层103远离上述埋氧化层101的表面上形成晶体管；
[0052]
在一种可选的实施例中，本技术上述步骤s102包括：
[0053]
步骤s1021，如图6所示，在上述顶层103远离上述埋氧化层101的表面上依次形成栅介质层106以及栅极层107，其中，上述栅介质层106和上述栅极层107沿远离上述顶层103的方向依次叠置；
[0054]
步骤s1022，如图7所示，依次去除部分上述栅极层以及部分上述栅介质层，得到沿远离上述顶层103方向依次叠置的栅介质部108以及栅极109，上述栅介质部108以及上述栅极109构成栅极结构200，上述栅极结构200两侧的上述顶层103裸露；
[0055]
步骤s1023，如图8所示，在上述栅极结构200两侧的上述顶层103上分别形成源极110以及漏极111，得到上述晶体管。
[0056]
本技术由上述步骤在顶层上制作形成晶体管，其顶层为锗铅或锗锡，不仅继承了soi技术的寄生电容小、集成度高、工作速度快、工艺简单、低压低功耗和低漏电流等优势，还可以在锗铅或锗锡为顶层的衬底上实现高性能的晶体管，并且，相比于传统的soi晶体管，由于锗铅或锗锡材料性质，本技术由上述步骤制作出的晶体管工作速度更快、短沟道效应更小、低压低功耗、漏电流更低、抗辐射性能极强，可广泛应用于汽车电子、it网路基础设施、伺服器、消费电子、物联网、雷达、供电电池、可穿戴电子、网络机器学习、人工智能和智能驾驶等领域，具有重大的科学价值与经济利益。
[0057]
步骤s103，如图9所示，在上述背衬底100远离上述埋氧化层101的表面上形成背栅极112。
[0058]
形成本技术的各个结构层的工艺可以为现有技术中任意合适的工艺，如采用原子层沉积工艺、液相外延、分子束外延、物理气相沉积和/或其它公知的晶体生长工艺中的一种或多种形成上述的各个结构层。在另一种可选的实施例中，上述晶体管为包括平面晶体管、finfet晶体管以及gaa晶体管至少之一。
[0059]
更为具体地，本技术形成的晶体管还包括平面结构的部分耗尽型晶体管、三维结构的多栅晶体管以及鳍状场效应晶体管，其中，三维结构的多栅晶体管包括双栅晶体管、pi(п)栅晶体管以及omega(ω)栅晶体管。
[0060]
再一种可选的实施例中，上述叠层衬底为全耗尽叠层衬底。
[0061]
需要说明的是，相比于非全耗尽型器件，本技术制作出的(fd)gepboi晶体管器件或(fd)gesnoi晶体管器件工作速度更快、短沟道效应更小、低压低功耗、漏电流更低、抗辐射性能极强，可广泛应用于汽车电子、it网路基础设施、伺服器、消费电子、物联网、雷达、供
电电池、可穿戴电子、网络机器学习、人工智能和智能驾驶等领域，具有重大的科学价值与经济利益。
[0062]
更为具体的，本技术上述埋氧化层的材料为二氧化硅，上述预备顶层的材料为锗，上述栅介质层的材料为高k介质，上述栅极材料为金属硅化物。
[0063]
在本技术的半导体器件的制作方法中，首先，提供包括依次叠置的背衬底、埋氧化层以及顶层的叠层衬底，且上述顶层的材料包括ⅳ族锗化物；然后，在上述顶层远离上述埋氧化层的表面上形成晶体管；最后，在上述背衬底远离上述埋氧化层的表面上形成背栅极，得到本技术上述半导体器件。相比于现有技术的soi晶体管中，顶层硅会影响晶体管的器件性能，本技术叠层衬底的顶层材料为ⅳ族锗化物，在ⅳ族锗化物材料层上形成的晶体管结构比传统的soi晶体管工作速度更快、短沟道效应更小、低压低功耗、漏电流更低、抗辐射性能极强，可以提升半导体器件的整体性能。
[0064]
实施例2
[0065]
图9是根据本技术实施例的半导体器件的示意图，该半导体器件包括叠层衬底、晶体管以及背栅极112，其中，上述叠层衬底包括背衬底100、埋氧化层101以及顶层103，上述顶层103的材料包括ⅳ族锗化物；上述晶体管位于上述顶层103远离上述埋氧化层101的表面上；上述背栅极112位于上述背衬底100远离上述埋氧化层101的表面上。
[0066]
在本技术的半导体器件中，提供包括依次叠置的背衬底、埋氧化层以及顶层的叠层衬底，且上述顶层的材料包括ⅳ族锗化物；在上述顶层远离上述埋氧化层的表面上形成晶体管；在上述背衬底远离上述埋氧化层的表面上形成背栅极，得到本技术上述半导体器件。相比于现有技术的soi晶体管中，顶层硅会影响晶体管的器件性能，本技术叠层衬底的顶层材料为ⅳ族锗化物，在ⅳ族锗化物材料层上形成的晶体管结构比传统的soi晶体管工作速度更快、短沟道效应更小、低压低功耗、漏电流更低、抗辐射性能极强，可以提升半导体器件的整体性能。
[0067]
在一种可选的实施例中，上述ⅳ族锗化物为gepb或者gesn。形成的锗铅材料晶体质量好，锗锡材料晶体晶圆的均匀性好，有利于提升晶体管的关键性能指标。
[0068]
形成本技术的各个结构层的工艺可以为现有技术中任意合适的工艺，如采用原子层沉积工艺、液相外延、分子束外延、物理气相沉积和/或其它公知的晶体生长工艺中的一种或多种形成上述的各个结构层。
[0069]
实施例3
[0070]
根据本技术的另一方面，还提供了一种存储器，上述存储器包括采用任一种上述的半导体器件的制作方法制作得到的半导体器件，或者包括上述的半导体器件。
[0071]
本实施例中，可以将采用本技术的半导体器件的存储器运用到任何电子设备中。上述电子设备包括如下至少一种：手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源。图10示出了根据本技术的实施例的一种手机的结构示意图，如图10所示，上述手机300中包括采用本技术的半导体结构的存储器400。
[0072]
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括要素的
过程、方法、商品或者设备中还存在另外的相同要素。
[0073]
从以上的描述中，可以看出，本技术上述的实施例实现了如下技术效果：
[0074]
1)、在本技术的半导体器件的制作方法中，首先，提供包括依次叠置的背衬底、埋氧化层以及顶层的叠层衬底，且上述顶层的材料包括ⅳ族锗化物；然后，在上述顶层远离上述埋氧化层的表面上形成晶体管；最后，在上述背衬底远离上述埋氧化层的表面上形成背栅极，得到本技术上述半导体器件。相比于现有技术的soi晶体管中，顶层硅会影响晶体管的器件性能，本技术叠层衬底的顶层材料为ⅳ族锗化物，在ⅳ族锗化物材料层上形成的晶体管结构比传统的soi晶体管工作速度更快、短沟道效应更小、低压低功耗、漏电流更低、抗辐射性能极强，可以提升半导体器件的整体性能。
[0075]
2)、在本技术的半导体器件中，提供包括依次叠置的背衬底、埋氧化层以及顶层的叠层衬底，且上述顶层的材料包括ⅳ族锗化物；在上述顶层远离上述埋氧化层的表面上形成晶体管；在上述背衬底远离上述埋氧化层的表面上形成背栅极，得到本技术上述半导体器件。相比于现有技术的soi晶体管中，顶层硅会影响晶体管的器件性能，本技术叠层衬底的顶层材料为ⅳ族锗化物，在ⅳ族锗化物材料层上形成的晶体管结构比传统的soi晶体管工作速度更快、短沟道效应更小、低压低功耗、漏电流更低、抗辐射性能极强，可以提升半导体器件的整体性能。
[0076]
以上所述仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。