一种半导体结构及其制造方法与流程

1.本公开涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。


背景技术：

2.半导体结构，例如存储器，通常包括衬底以及位于衬底上的介质层，介质层内通常形成有器件、金属层等结构。在实际工艺中，可以在半导体结构中形成硅通孔(through silicon via，tsv)以实现多个半导体结构之间的垂直互连。硅通孔可以首先通过采用一步刻蚀工艺在半导体结构中形成贯穿介质层并延伸至衬底内部的通孔，接着在通孔内形成用于传导电信号的导电层的方式形成。
3.然而，由于通孔的深宽比较大，导致刻蚀介质层和衬底以形成通孔的难度较大，通孔的轮廓较差且容易在通孔的内壁形成缺陷，进而影响后续导电层的填充，降低硅通孔的性能。


技术实现要素：

4.本公开实施例提供一种半导体结构的制造方法，包括：
5.提供衬底；
6.形成刻蚀阻挡层，所述刻蚀阻挡层覆盖所述衬底的部分上表面；
7.在所述衬底上形成介质层，所述介质层覆盖所述刻蚀阻挡层；
8.从所述介质层的顶部向所述刻蚀阻挡层刻蚀，形成暴露所述刻蚀阻挡层的第一通孔；
9.在所述第一通孔内形成第一导电层；
10.从与所述衬底的上表面相对的下表面向所述刻蚀阻挡层刻蚀所述衬底，形成暴露所述刻蚀阻挡层的第二通孔；
11.去除所述刻蚀阻挡层，形成开口；
12.在所述第二通孔及所述开口内形成第二导电层。
13.在一些实施例中，所述第一通孔的掩模版位置及所述第二通孔的掩模版位置参照所述刻蚀阻挡层的位置进行对准。
14.在一些实施例中，所述刻蚀阻挡层的刻蚀速率小于所述介质层的刻蚀速率。
15.在一些实施例中，形成刻蚀阻挡层，包括：
16.在所述衬底上形成刻蚀阻挡材料层；
17.在所述刻蚀阻挡材料层上形成掩膜叠层；
18.在所述掩膜叠层上形成掩膜图案；
19.以所述掩膜图案为掩膜刻蚀所述掩膜叠层和所述刻蚀阻挡材料层，将所述掩膜图案的图形转移至所述刻蚀阻挡材料层上，形成所述刻蚀阻挡层。
20.在一些实施例中，在形成刻蚀阻挡层之前，所述方法还包括：
21.形成第一绝缘层，所述第一绝缘层覆盖所述衬底的上表面，所述刻蚀阻挡层位于
所述第一绝缘层上。
22.在一些实施例中，在形成刻蚀阻挡层之后，所述方法还包括：
23.于所述衬底上形成第二绝缘层，所述第二绝缘层覆盖所述刻蚀阻挡层的侧壁和上表面。
24.在一些实施例中，在形成所述刻蚀阻挡层之后，所述方法还包括：在所述刻蚀阻挡层的周边区域形成堆叠在所述衬底上表面的器件结构。
25.在一些实施例中，在所述刻蚀阻挡层的周边区域形成器件结构，包括：
26.在所述衬底上表面形成器件掩膜层，所述器件掩膜层覆盖所述刻蚀阻挡层；
27.以图案化后的所述器件掩膜层为掩膜，刻蚀位于所述刻蚀阻挡层周边区域的所述衬底，以在所述衬底内形成隔离沟槽，所述隔离沟槽将所述衬底间隔为多个有源区；
28.在所述隔离沟槽内形成隔离结构；
29.在所述隔离结构和所述有源区上形成器件结构。
30.在一些实施例中，在所述衬底上形成介质层，所述介质层覆盖所述刻蚀阻挡层，包括：
31.在所述衬底上形成所述介质层，所述介质层覆盖所述器件结构以及所述第二绝缘层。
32.在一些实施例中，从所述介质层的顶部向所述刻蚀阻挡层刻蚀，形成暴露所述刻蚀阻挡层的第一通孔，包括：
33.从所述介质层的顶部向所述刻蚀阻挡层刻蚀所述介质层以及被所述介质层覆盖的所述第二绝缘层以形成所述第一通孔，所述第一通孔暴露所述刻蚀阻挡层以及覆盖所述刻蚀阻挡层侧壁的所述第二绝缘层。
34.在一些实施例中，所述方法还包括：
35.在形成所述刻蚀阻挡层的同一步骤中，在所述衬底上形成第一对位标记；
36.在形成所述器件结构的同一步骤中，在所述衬底上形成第二对位标记；
37.所述第一通孔的掩模版的位置参照所述第一对位标记和/或所述第二对位标记的位置进行对准。
38.在一些实施例中，在所述第一通孔内形成第一导电层，包括：
39.形成第三绝缘材料层，所述第三绝缘材料层覆盖所述第一通孔的侧壁、底表面以及所述介质层的上表面；
40.去除覆盖所述第一通孔底表面的所述第三绝缘材料层；
41.形成第一导电材料层，所述第一导电材料层覆盖所述第三绝缘材料层并填充所述第一通孔；
42.对所述第一导电材料层及所述第三绝缘材料层执行平坦化工艺，以分别形成所述第一导电层和第三绝缘层，所述第一导电层和所述第三绝缘层的上表面与所述介质层的上表面齐平，所述第三绝缘层覆盖所述第一通孔的侧壁，所述第一导电层覆盖所述第三绝缘层并填充所述第一通孔。
43.在一些实施例中，所述第三绝缘层的厚度和所述第二绝缘层的厚度相同。
44.在一些实施例中，从所述衬底与上表面相对的下表面向所述刻蚀阻挡层刻蚀所述衬底，形成暴露所述刻蚀阻挡层的第二通孔，包括：
45.从所述衬底与上表面相对的下表面向所述刻蚀阻挡层刻蚀所述衬底以形成所述第二通孔，所述第二通孔暴露所述刻蚀阻挡层以及覆盖所述刻蚀阻挡层侧壁的所述第二绝缘层。
46.在一些实施例中，所述方法还包括：
47.在形成所述刻蚀阻挡层的同一步骤中，在所述衬底上形成第一对位标记；
48.在形成所述器件结构的同一步骤中，在所述衬底上形成第二对位标记；
49.所述第一通孔的掩模版的位置参照所述第一对位标记和/或所述第二对位标记的位置进行对准。
50.在一些实施例中，去除所述刻蚀阻挡层，形成开口，包括：
51.去除所述刻蚀阻挡层以及覆盖所述刻蚀阻挡层侧壁的所述第二绝缘层，以形成所述开口，所述开口暴露所述第一导电层。
52.在一些实施例中，在所述第二通孔及所述开口内形成第二导电层，包括：
53.形成第四绝缘材料层，所述第四绝缘材料层覆盖所述开口和所述第二通孔的侧壁、由所述开口暴露的所述第一导电层的表面以及所述衬底的下表面；
54.去除覆盖所述第一导电层的表面的所述第四绝缘材料层；
55.形成第二导电材料层，所述第二导电材料层覆盖所述第四绝缘材料层并填充所述开口和所述第二通孔；
56.对所述第二导电材料层及所述第四绝缘材料层执行平坦化工艺，以分别形成所述第二导电层和第四绝缘层，所述第四绝缘层覆盖所述开口和所述第二通孔的侧壁，所述第二导电层覆盖所述第四绝缘层并填充所述开口和所述第一通孔。
57.本公开实施例还提供了一种半导体结构，所述半导体结构采用上述任一项所述的方法制成。
58.本公开实施例提供的半导体结构及其制造方法，其中，所述制造方法包括：提供衬底；形成刻蚀阻挡层，所述刻蚀阻挡层覆盖所述衬底的部分上表面；在所述衬底上形成介质层，所述介质层覆盖所述刻蚀阻挡层；从所述介质层的顶部向所述刻蚀阻挡层刻蚀，形成暴露所述刻蚀阻挡层的第一通孔；在所述第一通孔内形成第一导电层；从与所述衬底的上表面相对的下表面向所述刻蚀阻挡层刻蚀所述衬底，形成暴露所述刻蚀阻挡层的第二通孔；去除所述刻蚀阻挡层，形成开口；在所述第二通孔及所述开口内形成第二导电层。本公开实施首先形成第一通孔，接着形成第二通孔，如此，具有高深宽比的通孔至少分两步刻蚀形成，降低了工艺难度，有效改善第一通孔和第二通孔的轮廓，避免或减小在通孔内产生缺陷，提高了第一导电层和第二导电层的填充质量，同时，本公开实施例在形成第一通孔前，在衬底上形成刻蚀阻挡层用于定义后续要形成的第一通孔和第二通孔的位置，避免在形成第一通孔和第二通孔时发生过刻蚀，从而影响第一通孔和第二通孔的形貌。
59.本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书附图以及权利要求书变得明显。
附图说明
60.为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域
silicon via，tsv)以实现多个半导体结构之间的垂直互连。硅通孔可以通过首先采用一步刻蚀工艺在半导体结构中形成贯穿介质层并延伸至衬底内部的通孔，接着在通孔内形成用于传导电信号的导电层的方式形成。
70.然而，由于通孔的深宽比较大，尤其是动态随机存取存储器(dram)，包括具有较大高度的电容结构，因此介质层的高度较大，导致刻蚀介质层和衬底以形成通孔的难度较大，通孔的轮廓较差且容易在通孔的内壁形成缺陷，进而影响后续导电层的填充，例如导电层与通孔内壁之间容易形成缝隙，降低硅通孔的性能。
71.基于此，提出了本公开实施例的以下技术方案：
72.本公开实施例提供了一种半导体结构的制造方法，具体请参见图1。如图所示，方法包括以下步骤：
73.步骤101、提供衬底；
74.步骤102、形成刻蚀阻挡层，刻蚀阻挡层覆盖衬底的部分上表面；
75.步骤103、在衬底上形成介质层，介质层覆盖刻蚀阻挡层；
76.步骤104、从介质层的顶部向刻蚀阻挡层刻蚀，形成暴露刻蚀阻挡层的第一通孔；
77.步骤105、在第一通孔内形成第一导电层；
78.步骤106、从与衬底的上表面相对的下表面向刻蚀阻挡层刻蚀所述衬底，形成暴露刻蚀阻挡层的第二通孔；
79.步骤107、去除刻蚀阻挡层，形成开口；
80.步骤108、在第二通孔及开口内形成第二导电层。
81.本公开实施首先形成第一通孔，接着形成第二通孔，如此，具有高深宽比的通孔至少分两步刻蚀形成，降低了工艺难度，有效改善第一通孔和第二通孔的轮廓，避免或减小在通孔内产生缺陷，提高了第一导电层和第二导电层的填充质量，同时，本公开实施例在形成第一通孔前，在衬底上形成刻蚀阻挡层用于定义后续要形成的第一通孔和第二通孔的位置，避免在形成第一通孔和第二通孔时发生过刻蚀，从而影响第一通孔和第二通孔的形貌。
82.本公开实施例提供的制造方法，可以用于制造动态随机存储器(dram)。但不限于此，所述制造方法还可以用于制造任何包括硅通孔的半导体结构。
83.下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例做局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。
84.图2至图17为本公开实施例提供的半导体结构的制造方法的工艺流程图。以下结合图2至图17对本公开实施例提供的半导体结构的制造方法再作进一步详细的说明。
85.首先，执行步骤101，如图2所示，提供衬底10。
86.衬底可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(si)衬底、锗(ge)衬底)、至少一个iii-v化合物半导体材料、至少一个ii-vi化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，衬底为硅衬底，硅衬底可经掺杂或未经掺杂。
87.接着，执行步骤102，如图3至图4所示，形成刻蚀阻挡层12，刻蚀阻挡层12覆盖衬底10的部分上表面。
88.具体的，形成刻蚀阻挡层12，包括：
89.在衬底10上形成刻蚀阻挡材料层12
′
；在刻蚀阻挡材料层12
′
上形成掩膜叠层26；在掩膜叠层26上形成掩膜图案27；
90.以掩膜图案27为掩膜刻蚀掩膜叠层26和刻蚀阻挡材料层12
′
，将掩膜图案27的图形转移至刻蚀阻挡材料层12
′
上，形成刻蚀阻挡层12。
91.刻蚀阻挡材料层12
′
可以使用化学气相沉积(cvd)、等离子增强cvd(pecvd)、物理气相沉积(pvd)、原子层沉积(ald)等工艺形成。在一实施例中，刻蚀阻挡层12的材料为氮化物，例如，氮化硅。
92.后续将在衬底上形成第一通孔，在衬底内形成第二通孔，其中，第一通孔的掩模版位置及第二通孔的掩模版位置参照刻蚀阻挡层的位置进行对准。
93.如图3所示，在一实施例中，掩膜叠层26包括第一掩膜层261和位于第一掩膜层261上的第二掩膜层262。第一掩膜层261包括但不限于旋涂硬掩膜层，旋涂硬掩膜层可以为非晶硅层或非晶碳层等，第二掩膜层262的材料包括但不限于氮氧化物，例如，氮氧化硅。掩膜图案27位于待形成刻蚀阻挡层12的区域的上方，掩膜图案27的材料包括光刻胶。
94.再次参见图3，在形成刻蚀阻挡层12之前，方法还包括：形成第一绝缘层11，第一绝缘层11覆盖衬底10的上表面，刻蚀阻挡层12位于第一绝缘层11上。第一绝缘层11用于保护衬底10，避免衬底10在后续工艺中被损伤或污染。第一绝缘层11可以使用化学气相沉积(cvd)、等离子增强cvd(pecvd)、物理气相沉积(pvd)、原子层沉积(ald)等工艺形成。第一绝缘层11的材料包括但不限于氧化物，例如氧化硅。
95.在实际操作中，半导体结构通常被形成在晶圆上。在一实施例中，在形成刻蚀阻挡层12的同一步骤中，还包括：在衬底10上形成第一对位标记，第一对位标记可以形成在靠近刻蚀阻挡层12的晶圆切割道上，第一对位标记与刻蚀阻挡层12位于同层，依据第一对位标记的位置可计算出刻蚀阻挡层12的位置。
96.接下来，执行步骤103，如图6所示，在衬底10上形成介质层16，介质层16覆盖刻蚀阻挡层12。
97.如图5所示，在一实施例，在形成介质层16之前，方法还包括：于衬底10上形成第二绝缘层13，第二绝缘层13覆盖刻蚀阻挡层12的侧壁和上表面。第二绝缘层13用于保护刻蚀阻挡层12在后续的工艺步骤中不被损坏或污染。在一些实施例中，第二绝缘层13还覆盖第一绝缘层11。第二绝缘层13可以使用化学气相沉积(cvd)、等离子增强cvd(pecvd)、物理气相沉积(pvd)、原子层沉积(ald)等工艺形成。第二绝缘层13的材料包括但不限于氧化物，例如，氧化硅。
98.再次参见图6，在一实施例中，在形成刻蚀阻挡层12之后，方法还包括：在刻蚀阻挡层12的周边区域形成堆叠在衬底10上表面的器件结构15。在一具体实施例中，在刻蚀阻挡层12的周边区域形成器件结构15，包括：在衬底10上表面形成器件掩膜层(未图示)，器件掩膜层(未图示)覆盖刻蚀阻挡层12；以图案化后的器件掩膜层(未图示)为掩膜，刻蚀位于刻蚀阻挡层12周边区域的衬底10，以在衬底10内形成隔离沟槽s，隔离沟槽s将衬底10间隔为多个有源区aa；在隔离沟槽s内形成隔离结构14；在隔离结构14和有源区aa上形成器件结构15。更具体的，在形成第二绝缘层13之后形成器件结构15，如此，在形成器件结构15的过程中，第二绝缘层13可以保护刻蚀阻挡层12免受损坏或污染。
99.在一实施例中，器件结构15可包括：贯穿隔离结构14和有源区aa的字线结构，形成
于有源区aa中的晶体管结构，位于隔离结构14和有源区aa上方的位线结构和电容结构等器件结构，通过各器件结构及器件结构之间的相互连接实现动态随机存储器的存取功能的芯片。
100.在一实施例中，根据器件结构15的功能将衬底10分为单元区201和与单元区201相邻的外围区202，单元区201包括存储单元器件，外围区202包括控制存储单元的控制器件，刻蚀阻挡层12位于外围区202，避免后续形成的硅通孔占用单元区201面积。在一具体实施例中，半导体结构为存储器，器件结构15包括位于单元区201的存储阵列152以及位于外围区202的外围电路151，外围电路151与刻蚀阻挡层12相邻设置。在一更具体的实施例中，半导体结构为动态随机存取存储器(dram)，存储阵列152包括字线、位线、导电插塞、存储电容等结构。但不限于此，半导体结构还可以为逻辑芯片等。
101.器件结构15在形成过程中，例如曝光工序中的掩模版的位置参照第一对位标记的位置进行对准。在一实施例中，在形成器件结构15的同一步骤中，在衬底10上形成第二对位标记。具体的，可以在外围区202形成第二对位标记，第二对位标记与器件结构15位于同层。
102.继续参见图6，在一实施例中，在衬底10上形成介质层16，介质层16覆盖刻蚀阻挡层12，包括：在衬底10上形成介质层16，介质层16覆盖器件结构15以及第二绝缘层13。需要说明的是，介质层16并非单层结构，其由多层绝缘材料在多次工艺步骤中形成。介质层16可以使用化学气相沉积(cvd)、等离子增强cvd(pecvd)、物理气相沉积(pvd)、原子层沉积(ald)等工艺形成。介质层16的材料包括但不限于氧化物，例如，氧化硅。
103.继续参见图6，在一实施例中，方法还包括：在衬底10上形成金属层m1、m2、m3以及导电插塞v1、v2、v3，导电插塞v1、v2、v3和金属层m1、m2、m3在介质层16内沿垂直于衬底10上表面的方向交替排布。
104.在实际操作中，导电插塞v1、v2、v3和金属层m1、m2、m3的形成方式可以是：首先，在衬底10上形成覆盖器件结构15和第二绝缘层13的介质层16；接着，在介质层16内形成插塞孔，在插塞孔内形成导电材料以形成导电插塞v1，导电插塞v1与器件结构15电连接；接着，形成覆盖导电插塞v1的介质层16，将介质层16图案化，在图案化的介质层16内形成与导电插塞v1连接的金属层m1；接下来，依次形成层叠设置的导电插塞v2、v3和金属层m2、m3，导电插塞v2、v3的形成方法和导电插塞v1的形成方法一致，金属层m2、m3的形成方法和金属层m1的形成方法一致。导电插塞v1、v2、v3和金属层m1、m2、m3的材料包括钨(w)、铜(cu)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)、金属硅化物、金属合金中的一种或多种。
105.需要说明的是，位于介质层16内的导电插塞的数量不限于图6所示，导电插塞的数量可以更多或者更少，例如1层，2层，4层；位于介质层16内的金属层的数量不限于图6所示，金属层的数量还可以更多或者更少，例如1层、2层、4层。
106.接下来，执行步骤104，如图7至图8所示，从介质层16的顶部向刻蚀阻挡层12刻蚀，形成暴露刻蚀阻挡层12的第一通孔t1。
107.具体的，从介质层16的顶部向刻蚀阻挡层12刻蚀，形成暴露刻蚀阻挡层12的第一通孔t1，包括：从介质层16的顶部向刻蚀阻挡层12刻蚀介质层16以及被介质层16覆盖的第二绝缘层13以形成第一通孔t1，第一通孔t1暴露刻蚀阻挡层12以及覆盖刻蚀阻挡层12侧壁的第二绝缘层13。但不限于此，第一通孔t1也可以只暴露刻蚀阻挡层12，可以理解的，相比第一通孔t1同时暴露刻蚀阻挡层12和位于刻蚀阻挡层12侧壁上的第二绝缘层13的实施例，
在第一通孔t1只暴露刻蚀阻挡层12的实施例中，可以预先形成具有更大面积的刻蚀阻挡层12，以保证第一通孔t1的尺寸不变。在一些实施例中，刻蚀阻挡层12的刻蚀速率小于介质层16的刻蚀速率，以在刻蚀介质层16的过程中减少对刻蚀阻挡层12的刻蚀，避免过刻蚀、破坏第一通孔t1的形貌，保证第一通孔t1内壁光滑、均匀。
108.第一通孔的掩模版的位置参照第一对位标记和/或第二对位标记的位置进行对准。
109.本公开实施例中，刻蚀阻挡层12预先定位出硅通孔的位置，且依据第一对位标记或第二对位标记的位置可计算出刻蚀阻挡层12的位置。再次参见图7至图8，更具体的，形成第一通孔t1，还包括：在介质层16上形成第一通孔掩膜层28；以第一对位标记作为对准基点，图案化第一通孔掩膜层28，图案化后的第一通孔掩膜层28形成具有第一开口281的掩膜版，即第一通孔t1的掩膜版包括第一开口281，第一开口281的位置与刻蚀阻挡层12的位置对齐，具体实施过程中参照第一对位标记所在的位置以及与刻蚀阻挡层12之间的距离于第一通孔掩膜层28中定义第一开口281的位置。第一开口281暴露介质层16，刻蚀阻挡层12在衬底10平面上的正投影落入第一开口281在衬底10平面上的正投影内；从第一开口281刻蚀介质层16以形成第一通孔t1。
110.但不限于此，本公开实施例还可以采用第二对位标记进行第一通孔掩膜版的对准。具体的，形成第一通孔t1，还包括：在介质层16上形成第一通孔掩膜层28；以第二对位标记作为对准基点，图案化第一通孔掩膜层28，在第一通孔掩膜层28上形成第一开口281，第一开口281暴露介质层16，刻蚀阻挡层12在衬底10平面上的正投影落入第一开口281在衬底10平面上的正投影内；从第一开口281刻蚀介质层16、第二绝缘层13以形成第一通孔t1。
111.本公开实施例还可以同时采用第一对位标记和第二对位标记进行第一通孔的掩膜版对准。
112.接着，执行步骤105，如图9至图11所示，在第一通孔t1内形成第一导电层18。
113.具体的，在第一通孔t1内形成第一导电层18，包括：
114.形成第三绝缘材料层17
′
，第三绝缘材料层17
′
覆盖第一通孔t1的侧壁、底表面以及介质层16的上表面；
115.去除覆盖第一通孔t1底表面的第三绝缘材料层17
′
；形成第一导电材料层18
′
，第一导电材料层18
′
覆盖第三绝缘材料层17
′
并填充第一通孔t1；
116.对第一导电材料层18
′
及第三绝缘材料层17
′
执行平坦化工艺，以分别形成第一导电层18和第三绝缘层17，第一导电层18和第三绝缘层17的上表面与介质层16的上表面齐平，第三绝缘层17覆盖第一通孔t1的侧壁，第一导电层18覆盖第三绝缘层17并填充第一通孔t1。
117.在一实施例中，第三绝缘层17的厚度和第二绝缘层13的厚度相同。采用相同厚度的第二绝缘层13与第三绝缘层17，保证第一通孔t1的侧壁形态光滑，便于第一导电层18附着在侧壁上形成致密结构，提高第一导电层18的导电性能。第三绝缘材料层17
′
可以使用化学气相沉积(cvd)、等离子增强cvd(pecvd)、物理气相沉积(pvd)、原子层沉积(ald)等工艺形成。第三绝缘材料层17
′
的材料包括但不限于氧化物，例如，氧化硅。
118.第一导电材料层18
′
可以使用化学气相沉积(cvd)、等离子增强cvd(pecvd)、物理气相沉积(pvd)、原子层沉积(ald)、电镀、化学镀、溅射等工艺形成。第一导电材料层18
′
的
材料包括钨(w)、铜(cu)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)、金属硅化物、金属合金或其任何组合，例如，铜和氮化钛的组合，铜与第三绝缘层17之间设置氮化钛，避免铜向介质层16扩散。
119.接下来，执行步骤106，如图12至图13所示，从与衬底10的上表面相对的下表面向刻蚀阻挡层12刻蚀衬底10，形成暴露刻蚀阻挡层12的第二通孔t2。
120.具体的，从衬底10与上表面相对的下表面向刻蚀阻挡层12刻蚀衬底10，形成暴露刻蚀阻挡层12的第二通孔t2，包括：从衬底10与上表面相对的下表面向刻蚀阻挡层12刻蚀衬底10以形成第二通孔t2，第二通孔t2暴露刻蚀阻挡层12以及覆盖刻蚀阻挡层12侧壁的第二绝缘层13。但不限于此，在第一通孔t1只暴露刻蚀阻挡层12的情况下，第二通孔t2亦可以只暴露刻蚀阻挡层12，以保证第一通孔t1的截面尺寸与第二通孔t2的截面尺寸相同。在一些实施例中，形成第二通孔t2，还包括刻蚀位于衬底10上表面的第一绝缘层11。
121.第二通孔的掩模版的位置参照第一对位标记和/或第二对位标记的位置进行对准。
122.再次参见图12至图13，具体的，形成第二通孔t2，还包括：在衬底10的下表面形成第二通孔掩膜层29；以第一对位标记作为对准基点，图案化第二通孔掩膜层29，形成具有第二开口291的掩膜版，即第二通孔t2的掩膜版包括第二开口291，第二开口291的位置与刻蚀阻挡层12的位置对齐，具体实施过程中参照第一对位标记所在的位置以及与刻蚀阻挡层12之间的距离于第二通孔掩膜层29中定义第二开口291的位置。第二开口291暴露衬底10的下表面，刻蚀阻挡层12在衬底10平面上的正投影落入第二开口291在衬底10平面上的正投影内；从第二开口291刻蚀衬底10以形成第二通孔t2。在一更具体的实施例中，在从与衬底10的上表面相对的下表面向刻蚀阻挡层12刻蚀之前，将半导体结构倒置，接着刻蚀衬底10以及第一绝缘层11以形成第二通孔t2。
123.但不限于此，第二通孔t2的位置还可以依据第二对位标记的位置确定。具体的，形成第二通孔t2，还包括：在衬底10的下表面形成第二通孔掩膜层29；以第二对位标记作为对准基点，图案化第二通孔掩膜层29，在第二通孔掩膜层29上形成第二开口291，第二开口291暴露衬底10的下表面，刻蚀阻挡层12在衬底10平面上的正投影落入第二开口291在衬底10平面上的正投影内；从第二开口291刻蚀衬底10以形成第二通孔t2。
124.本公开实施例还可以同时采用第一对位标记和第二对位标记进行第二通孔的掩膜版对准。
125.后续将在第二通孔t2内形成第二导电层25(参见图17)。第二通孔t2和第二导电层25(参见图17)均在半导体结构的封装阶段形成，相比位于介质层16内的第一通孔t1和位于第一通孔t1内的第一导电层18，位于衬底10内的第二通孔t2和位于第二通孔t2内的第二导电层25(参见图17)尤为重要，其对信号的传输质量起到至关重要的作用，本公开实施例在形成有源区aa、器件结构15以及位于器件结构15上的金属层m1、m2、m3等结构之后，形成位于衬底10内的第二通孔t2和第二导电层25(参见图17)，避免了在此之前的多种工艺对第二通孔t2和第二导电层25(参见图17)的不良影响，提高了第二通孔t2和第二导电层25(参见图17)的质量，提高了半导体结构的性能。
126.接着，执行步骤107，如图14所示，去除刻蚀阻挡层12，形成开口24。
127.具体的，去除刻蚀阻挡层12，形成开口24，包括：去除刻蚀阻挡层12以及覆盖刻蚀
阻挡层12侧壁的第二绝缘层13，以形成开口24，开口24暴露第一导电层18。在一些实施例中，开口24还暴露第三绝缘层17。
128.接着，执行步骤108，如图15至图17所示，在第二通孔t2及开口24内形成第二导电层25。
129.具体的，在第二通孔t2及开口24内形成第二导电层25，包括：
130.形成第四绝缘材料层23
′
，第四绝缘材料层23
′
覆盖开口24和第二通孔t2的侧壁、由开口24暴露的第一导电层18的表面以及衬底10的下表面；
131.去除覆盖第一导电层18的表面的第四绝缘材料层23
′
；形成第二导电材料层25
′
，第二导电材料层25
′
覆盖第四绝缘材料层23
′
并填充开口24和第二通孔t2；
132.对第二导电材料层25
′
及第四绝缘材料层23
′
执行平坦化工艺，以分别形成第二导电层25和第四绝缘层23，第四绝缘层23覆盖开口24和第二通孔t2的侧壁，第二导电层25覆盖第四绝缘层23并填充开口24和第二通孔t2。
133.在一实施例中，第四绝缘层23的厚度和第三绝缘层17的厚度相同，采用相同厚度的第四绝缘层23和第三绝缘层17，保证第四绝缘层23和第三绝缘层17衔接处光滑，便于第一导电层18和第二导电层25接合，提高第一导电层18和第二导电层25整体的导电性能。第四绝缘材料层23
′
可以使用化学气相沉积(cvd)、等离子增强cvd(pecvd)、物理气相沉积(pvd)、原子层沉积(ald)等工艺形成。在一具体实施例中，第四绝缘材料层23
′
的材料和第三绝缘层17的材料可以相同，例如，氧化硅。
134.第二导电材料层25
′
可以使用化学气相沉积(cvd)、等离子增强cvd(pecvd)、物理气相沉积(pvd)、原子层沉积(ald)、电镀、化学镀、溅射等工艺形成。第二导电材料层25
′
的材料包括钨(w)、铜(cu)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)、金属硅化物、金属合金或其任何组合.在一具体实施例中，第二导电材料层25
′
的材料和第一导电层18的材料相同，例如，铜和氮化钛。
135.第一导电层18和第二导电层25起到信号传输的作用，本公开实施首先形成第一通孔t1，接着形成第二通孔t2，如此，具有高深宽比的通孔至少分两步刻蚀形成，降低了工艺难度，有效改善第一通孔t1和第二通孔t2的轮廓，避免或减小在通孔内产生缺陷，提高了第一导电层18和第二导电层25的填充质量，同时，作为主要部分的位于衬底10中的第二导电层25，对信号传输起到至关重要的作用，本公开实施例在形成有源区aa、器件结构15以及位于器件结构15上的金属层m1、m2、m3等结构之后，形成位于衬底10内的第二通孔t2和第二导电层25，即，本公开实施例在半导体结构的封装段形成第二通孔t2和第二导电层25，避免了在此之前的多种工艺对第二通孔t2和第二导电层25的影响，提高了第二通孔t2和第二导电层25的质量。此外，本公开实施例在形成第一通孔t1前，在衬底10上形成刻蚀阻挡层12用于定义后续要形成的第一通孔t1和第二通孔t2的位置，保证第一通孔t1和第二通孔t2具有光滑的侧壁，避免在形成第一通孔t1和第二通孔t2时发生过刻蚀，从而影响第一通孔t1和第二通孔t2的形貌。
136.应当说明的是，本领域技术人员能够对上述步骤顺序之间进行可能的变换而并不离开本公开的保护范围。
137.本公开实施例还提供一种半导体结构，半导体结构采用上述任一方法制成。
138.应当说明的是，以上所述，仅为本公开的可选实施例而已，并非用于限定本公开的
保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。