集成电路结构及其制造方法与流程

集成电路结构及其制造方法
1.本技术是申请日为2022年8月23日、发明名称为“集成电路结构及其制造方法”的专利申请202211011927.6的分案申请。
技术领域
2.本公开内容的实施例属于先进集成电路结构制造领域，并且具体而言，属于有源栅极上方接触部(contact over active gate，coag)结构。


背景技术：

3.过去几十年来，集成电路中的特征缩小一直是日益增长的半导体工业背后的驱动力。缩小到越来越小的特征实现了半导体芯片的有限占用面积(real estate)上的功能单元的增大密度。例如，缩减晶体管尺寸允许在芯片上包含增大数量的存储器或逻辑器件，这促成了对具有增大容量的产品的制造。然而，对于越来越大容量的渴望并非没有问题。优化每一个器件的性能的必要性变得越来越重要。
4.传统和当前已知的制造工艺的可变性可能对将它们进一步扩展到10纳米节点或亚10纳米节点范围的可能性构成了限制。因此，未来技术节点所需的功能部件的制造可能需要在当前制造工艺中引入新的方法或集成新的技术，或引入新的方法或集成新的技术来代替当前制造工艺。
5.在集成电路器件的制造中，随着器件尺寸持续缩小，诸如三栅晶体管之类的多栅晶体管已经变得更加普遍。三栅晶体管通常制造在体硅衬底或绝缘体上硅衬底上。在一些情况下，体硅衬底是优选的，因为它们的成本较低并且与现有的高良率的体硅衬底基础结构兼容。
6.然而，缩小多栅晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸减小，并且随着在给定区域中制造的基本构建块的绝对数量增加，对用于制造这些构建块的半导体工艺的约束已经变得难以承受。
附图说明
7.图1a示出了具有设置在栅电极的无源部分(inactive portion)上方的栅极接触部的半导体器件的平面图。
8.图1b示出了具有设置在栅电极的无源部分上方的栅极接触部的非平面半导体器件的截面图。
9.图2a示出了根据本公开内容实施例的具有设置在栅电极的有源部分(active portion)上方的栅极接触部过孔的半导体器件的平面图。
10.图2b示出了根据本公开内容实施例的具有设置在栅电极的有源部分上方的栅极接触部过孔的非平面半导体器件的截面图。
11.图3a-3c示出了截面图和对应的平面图，该截面图和对应的平面图示出了根据本公开内容实施例的制造具有导电沟槽接触部抽头(conductive trench contact tap)的有
源栅极上方接触部(coag)结构的方法中的各个操作。
12.图4示出了截面图和对应的平面图，该截面图和对应的平面图示出了根据本公开内容实施例的具有导电沟槽接触部抽头的有源栅极上方接触部(coag)结构。
13.图5a-5b示出了截面图，该截面图表示根据本公开内容实施例的制造具有与栅极的有源部分相邻设置的沟槽接触部结构的半导体结构的方法中的各个操作。
14.图5c示出了根据本公开内容实施例的具有栅极接触部和沟槽接触部的集成电路结构的平面图和对应的截面图。
15.图6示出了根据本公开内容另一实施例的具有设置在栅极的有源部分上方的栅极接触部过孔的另一半导体器件的平面图。
16.图7示出了根据本公开内容另一实施例的具有耦接一对沟槽接触部的沟槽接触部过孔的另一半导体器件的平面图。
17.图8a-8f示出了截面图，该截面图表示根据本公开内容实施例的在制造具有栅极堆叠体的集成电路结构的方法中的各个操作，其中，该栅极堆叠体具有上覆的绝缘盖层(cap layer)。
18.图9示出了根据本公开内容的一个实施方式的计算设备。
19.图10示出了包括本公开内容的一个或多个实施例的中介层(interposer)。
20.图11是根据本公开内容实施例的采用根据本文所述的一个或多个工艺制造的ic或包括本文所述的一个或多个特征的移动计算平台的等距视图。
21.图12示出了根据本公开内容实施例的倒装芯片安装的管芯的截面图。
具体实施方式
22.描述了具有导电沟槽接触部抽头的有源栅极上方接触部(coag)结构、以及制造具有导电沟槽接触部抽头的有源栅极上方接触部(coag)结构的方法。在以下描述中，阐述了许多具体细节，例如具体的集成和材料体系，以便提供对本公开内容的实施例的透彻理解。对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实施本公开内容的实施例。在其他示例中，没有详细描述诸如集成电路设计布局之类的公知特征，以免不必要地使本公开内容的实施例难以理解。此外，应当理解，图中所示的各个实施例是说明性的表示，并且不一定按比例绘制。
23.以下具体实施方式在本质上仅仅是说明性的，并且不意欲限制主题的实施例或限制这些实施例的应用和用途。如本文所使用的，词语“示例性”意味着“用作示例、实例或说明”。本文中被描述为示例性实施方式的任何实施方式不一定被解释为比其他实施方式更优选或有利。此外，不希望受前述技术领域、背景技术、

技术实现要素：
或以下具体实施方式中所给出的任何明示或暗示理论的约束。
24.本说明书包括对“一个实施例”或“实施例”的引用。短语“在一个实施例中”或“在实施例中”的出现不一定指的是同一实施例。特定的特征、结构或特性可以以与本公开内容一致的任何合适的方式进行组合。
25.术语：以下段落为在本公开内容(包括所附权利要求)中出现的术语提供定义或上下文：
[0026]“包括”：该术语是开放式的。如在所附权利要求中所使用的，该术语不排除附加结
构或操作。
[0027]“被配置为”：各种单元或部件可以被描述或声称为“被配置为”执行一个任务或多个任务。在这样的上下文中，“被配置为”用于通过指示单元或部件包括用于在操作期间执行上述一个任务或多个任务的结构来暗示结构。这样，即使当指定的单元或部件当前不可操作(例如，不是开启的或运行的)时，也可以说该单元或部件被配置为执行任务。单元或电路或部件“被配置为”执行一个或多个任务这样的记载明确地不意欲针对该单元或部件来援引35u.s.c.
§
112第6款。
[0028]“第一”、“第二”等：如在本文所使用的，这些术语用作位于它们之后的名词的标号，并且不暗示任何类型的排序(例如，空间、时间、逻辑、等等)。
[0029]“耦接”：以下描述指的是元件或节点或特征“耦接”在一起。如在本文所使用的，除非另外明确地说明，否则“耦接”表示一个元件或节点或特征与另一个元件或节点或特征直接或间接地接合(或直接或间接地连通)，并且它们不一定是机械地接合(或连通)。
[0030]
另外，在以下描述中也可以将特定术语仅用于参考目的，并且因此这些特定术语不意欲是进行限制。例如，诸如“上”、“下”、“上方”和“下方”之类的术语指的是所参考的附图中的方向。诸如“前”、“后”、“背部”、“侧”、“外侧”和“内侧”之类的术语描述了在一致但任意的参考系内部件的部分的取向或位置或取向和位置两者，通过参考描述所讨论的部件的文字和相关联的附图，该参考系将变得清楚。这样的术语可以包括上面具体提到的词语、其派生词和类似含义的词语。
[0031]“抑制”：如在本文所使用的，抑制用于描述减少的效果或最小化的效果。当部件或特征被描述为抑制动作、运动或状况时，它可以完全防止结果或结局或未来状态。另外，“抑制”也可以指的是减少或减轻不然会发生的结局、表现或效果。因此，当部件、元件或特征被称为抑制结果或状态时，它不需要完全防止或消除该结果或状态。
[0032]
本文描述的实施例可以涉及前段制程(feol)半导体处理和结构。feol是集成电路(ic)制造的第一部分，其中在半导体衬底或层中图案化出各个器件(例如，晶体管、电容器、电阻器等)。feol通常涵盖一直到(但不包括)金属互连层沉积的所有操作。在最后一个feol操作之后，所得到的通常是具有孤立晶体管(例如，没有任何导线)的晶圆。
[0033]
本文描述的实施例可以涉及后段制程(beol)半导体处理和结构。beol是ic制造的第二部分，其中，在晶圆上利用布线(例如一个或多个金属化层)将各个器件(例如，晶体管、电容器、电阻器等)进行互连。beol包括用于芯片与封装连接的接触部、绝缘层(电介质)、金属层级和键合点(bonding site)。在制造阶段的beol部分中，形成接触部(焊盘)、互连导线、过孔和电介质结构。对于现代ic工艺，可以在beol中添加多于10个金属层。
[0034]
以下描述的实施例可以应用于feol处理和结构、beol处理和结构、或feol处理和结构以及beol处理和结构两者。特别地，虽然使用feol处理场景来说明示例性处理方案，但是这样的方案也可以应用于beol处理。同样地，虽然可以使用beol处理场景来说明示例性处理方案，但是这样的方案也可以应用于feol处理。
[0035]
根据本公开内容的实施例，描述了用于晶体管端子的减材图案化的自对准过孔(subtractively patterned self-aligned via)。在实施例中，描述了有源栅极上方接触部(coag)结构和工艺。本公开内容的一个或多个实施例涉及具有一个或多个沟槽接触部结构(例如，作为沟槽接触部过孔)的半导体结构或器件。本公开内容的一个或多个实施例涉
及制造半导体结构或器件的方法，该半导体结构或器件具有形成在半导体结构或器件的栅电极的有源部分上方的一个或多个栅极接触部结构。本文所述的方案可以用于通过允许在有源栅极区域上方形成栅极接触部来减小标准单元面积。在一个或多个实施例中，被制造为接触栅电极的沟槽接触部结构是自对准过孔结构。
[0036]
为了提供上下文，过孔将晶体管的端子(栅极/接触部)连接到最低层级的金属互连。传统的图案化工艺包含在晶体管和金属互连之间的层间电介质中印刷导通孔(via hole)。随着晶体管栅极间距的缩小，过孔的未对准和端子的短路成为可能。在栅极/接触部端子上方形成自对准硬掩模可以缓解由过孔蚀刻化学物质相对于硬掩模材料的选择性所引起的未对准过孔。然而，由于较小的过孔尺寸，过孔蚀刻的选择性(更有方向性且离子轰击高)变小。
[0037]
根据本公开内容的一个或多个实施例，使接触部沟槽图案(或者，在其他实施例中，栅极金属)在除了存在接触到金属互连的过孔的位置之外的任何位置处凹陷。实施例可以包括在没有未对准的情况下自对准到沟槽/栅极接触部金属。可以将实施例实施为提供用于沟槽(或栅极)接触部和过孔的低电阻单片金属。截面分析可以揭示：与沟槽(或栅极)接触部金属的完美或接近完美的自对准和/或在过孔和栅极端子之间不存在金属内衬。
[0038]
为了提供进一步的上下文，有源栅极上方接触部的一些实施方式需要选择性(“彩色(color)”)蚀刻。用于蚀刻的相关联工艺窗口可能是不充足的。例如，开路和短路缺陷模式可能持续地降低制造良率。开路缺陷也可能归因于不能填充到深且狭小的空间中的镶嵌金属化体。coag的一些实施方式对多个模块(例如栅极和接触部凹陷、电介质硬掩模沉积和电介质抛光)施加严格控制，以确保蚀刻选择性(“彩色的”)硬掩模的均匀性和硬掩模厚度与规格的严格一致性。彩色蚀刻的有限蚀刻选择性可能给生产线典型的任何上游工艺偏差留下很小的空间。这些coag实施方式可能无法提供消除所有开路和短路的鲁棒工艺窗口。
[0039]
根据本公开内容的一个或多个实施例，可以实施本文描述的coag方案，以通过在沟槽接触部凹陷期间形成导电沟槽接触部抽头并且允许这样的导电沟槽接触部抽头结构升高到凹陷的沟槽接触部上方并且与上方的金属层进行连接来消除彩色蚀刻之一。也可以将实施例实施为消除以下需求：对深且狭小的空间进行金属间隙填充。可以将实施例实施为有利地实现高良率的制造工艺。
[0040]
为了提供进一步的上下文，在空间和布局约束与当前代的空间和布局约束相比略有宽松的技术中，可以通过与栅电极的设置在隔离区域上方的部分形成接触来制造用于栅极结构的接触部。作为示例，图1a示出了具有设置在栅电极的无源部分上方的栅极接触部的半导体器件的平面图。
[0041]
参考图1a，半导体结构或器件100a包括设置在衬底102中和隔离区域106内的扩散区域或有源区域104。一条或多条栅极线(也称为多晶硅线)(例如栅极线108a、108b和108c)设置在扩散区域或有源区域104上方以及隔离区域106的一部分上方。源极或漏极接触部(也称为沟槽接触部)(例如接触部110a和110b)设置在半导体结构或器件100a的源极和漏极区域上方。沟槽接触部过孔112a和112b分别提供用于沟槽接触部110a和110b的接触部。分离的栅极接触部114和上覆的栅极接触部过孔116提供用于栅极线108b的接触部。与源极或漏极沟槽接触部110a或110b相反，从平面图的视角看，栅极接触部114设置在隔离区域106上方，但不在扩散区域或有源区域104上方。此外，栅极接触部114和栅极接触部过孔116
都不设置在源极或漏极沟槽接触部110a和110b之间。
[0042]
图1b示出了具有设置在栅电极的无源部分上方的栅极接触部的非平面半导体器件的截面图。参考图1b，半导体结构或器件100b(例如图1a的器件100a的非平面版本)包括利用衬底102形成的并且在隔离区域106内的非平面扩散区域或有源区域104b(例如鳍状物结构)。栅极线108b设置在非平面扩散区域或有源区域104b上方以及隔离区域106的一部分上方。如图所示，栅极线108b包括栅电极150和栅极电介质层152、以及电介质盖层154。从该视角还可以看到栅极接触部114和上覆的栅极接触部过孔116、以及上覆的金属互连160，所有这些栅极接触部114、上覆的栅极接触部过孔116、以及上覆的金属互连160都设置在层间电介质堆叠体或层170中。从图1b的视角还可以看到，栅极接触部114设置在隔离区域106上方，而不设置在非平面扩散区域或有源区域104b上方。
[0043]
再次参考图1a和图1b，半导体结构或器件100a和100b的布置分别将栅极接触部放置在隔离区域上方。这种布置浪费了布局空间。然而，将栅极接触部放置在有源区域上方将需要极其严格的配准预算，或者必须增加栅极尺寸以提供足够的空间来放置栅极接触部。此外，从历史上来看，由于钻透其他栅极材料(例如，多晶硅)并接触下面的有源区域的风险，已经回避了用于扩散区域上方栅极的接触部。本文所述的一个或多个实施例通过提供可行的方案和所得结构来制造与在扩散区域或有源区域上方形成的栅电极的部分进行接触的接触部结构，从而解决上述问题。
[0044]
作为示例，图2a示出了根据本公开内容实施例的具有设置在栅电极的有源部分上方的栅极接触部过孔的半导体器件的平面图。参考图2a，半导体结构或器件200a包括设置在衬底202中和隔离区域206内的扩散区域或有源区域204。一条或多条栅极线(例如栅极线208a、208b和208c)设置在扩散区域或有源区域204上方以及隔离区域206的一部分上方。源极或漏极沟槽接触部(例如沟槽接触部210a和210b)设置在半导体结构或器件200a的源极和漏极区域上方。沟槽接触部过孔212a和212b分别提供用于沟槽接触部210a和210b的接触部。栅极接触部过孔216(没有居间的单独栅极接触部层)提供用于栅极线208b的接触部。与图1a相比，从平面图的视角看，栅极接触部216设置在扩散区域或有源区域204上方，并且在源极或漏极接触部210a和210b之间。
[0045]
图2b示出了根据本公开内容实施例的具有设置在栅电极的有源部分上方的栅极接触部过孔的非平面半导体器件的截面图。参考图2b，半导体结构或器件200b(例如图2a的器件200a的非平面版本)包括利用衬底202形成的并且在隔离区域206内的非平面扩散区域或有源区域204b(例如鳍状物结构)。栅极线208b设置在非平面扩散区域或有源区域204b上方以及隔离区域206的一部分上方。如图所示，栅极线208b包括栅电极250和栅极电介质层252、以及电介质盖层254。从该视角还看到了栅极接触部过孔216以及上覆的金属互连260，这两者都设置在层间电介质堆叠体或层270中。从图2b的视角还可以看到，栅极接触部过孔216设置在非平面扩散区域或有源区域204b上方。
[0046]
因此，再次参考图2a和图2b，在实施例中，沟槽接触部过孔212a、212b和栅极接触部过孔216形成在同一层中并且基本上共面。与图1a和图1b相比，用于栅极线的接触部不包括附加的栅极接触部层，例如，该附加的栅极接触部层可以垂直于相应的栅极线延伸。然而，在结合图2a和图2b描述的一个或多个结构中，结构200a和200b的制造分别允许使接触部从金属互连层直接坐落在有源栅极部分上，而不会与相邻的源漏区域短路。在实施例中，
通过消除对为了形成可靠接触而在隔离部上延伸晶体管栅极的需求，这种布置提供了电路布局的大面积减小。如在通篇所使用的，在实施例中，所提及的栅极的有源部分指的是栅极线或结构的设置在下方衬底的有源区域或扩散区域上方(从平面图视角来看)的那个部分。在实施例中，所提及的栅极的无源部分指的是栅极线或结构的设置在下方衬底的隔离区域上方(从平面图的视角)的那个部分。
[0047]
在实施例中，半导体结构或器件200是非平面器件，例如但不限于鳍式fet或三栅器件。在这样的实施例中，对应的半导体沟道区域由三维主体构成，或形成在三维主体中。在一个这样的实施例中，栅极线208a和208b的栅电极堆叠体至少围绕三维主体的顶表面和一对侧壁。在另一实施例中，至少沟道区域被制造成分立的三维主体，例如在全环栅器件中。在一个这样的实施例中，栅极线208a和208b的栅电极堆叠体均完全包围沟道区域。
[0048]
总体而言，一个或多个实施例涉及用于将栅极接触部过孔直接坐落在有源晶体管栅极上的方案和通过将栅极接触部过孔直接坐落在有源晶体管栅极上所形成的结构。这样的方案可以消除对为了接触目的而在隔离部上延伸栅极线的需求。这样的方案还可以消除对用于从栅极线或结构传导信号的单独栅极接触部(gcn)层的需求。在实施例中，通过在工艺流程中使沟槽接触部(tcn)中的接触部金属凹陷并引入附加的电介质材料(例如，沟槽绝缘层(tila))来实现上述特征的消除。包括附加电介质材料来作为沟槽接触部电介质盖层，该沟槽接触部电介质盖层具有与在栅极对准接触部工艺(gap)处理方案中用于沟槽接触部对准的栅极电介质材料盖层(例如，使用栅极绝缘层(gila))不同的蚀刻特性。
[0049]
根据本公开内容的一个或多个实施例，在使沟槽接触部凹陷之前插入图案化操作，以允许制造出与最终制造的上覆的金属层连接的升高的导电抽头结构。在一个实施例中，在上覆的金属化层中执行的后续过孔蚀刻不再需要包括tila蚀刻，并且金属化体仅必须填充到层间电介质中。应当理解，过孔蚀刻可以是非坐落的(unlanded)。即，过孔蚀刻可以是未对准的，使得其偏离tcn抽头的侧部。在这种情况下，金属化体可以具有“爪子”的外观(例如，部分在抽头的顶部上并且部分在侧壁上)。这个特征可以在非坐落的电阻损耗(resistance penalty)方面是有帮助的，其中典型的非坐落的过孔将会呈现该非坐落的电阻损耗。
[0050]
作为示例性处理方案，图3a-3c示出了截面图和对应的平面图，该截面图和对应的平面图示出了根据本公开内容实施例的制造具有导电沟槽接触部抽头的有源栅极上方接触部(coag)结构的方法中的各个操作。图4示出了截面图和对应的平面图，该截面图和对应的平面图示出了根据本公开内容实施例的具有导电沟槽接触部抽头的有源栅极上方接触部(coag)结构。
[0051]
参考图3a，起始结构300包括在衬底302上方的多个栅极结构308，衬底302可以是硅鳍状物或者包括硅鳍状物。栅极结构308可以均包括栅电极和栅极电介质。如图所示的，下方内部间隔体310可以沿着每个栅极结构308的一部分。沿着栅极结构308的侧壁形成电介质间隔体314。栅极绝缘层(gila)312在每个栅极结构308上。应当理解，“gila”材料可以不必是唯一的，并且可以是栅极结构上方的更一般的电介质结构。沟槽接触部结构306在相邻栅极结构308的电介质间隔体314之间。如图所示的，在一个实施例中，沟槽接触部结构306在外延半导体源极或漏极结构304上。一个或多个位置可以包括在不将形成沟槽接触部的位置处的源极或漏极结构304上的电介质接触部插塞316。
[0052]
参考图3b，在起始结构300上方形成掩模(未示出)。掩模覆盖多个沟槽接触部结构306的一个或多个部分。然后，使由掩模暴露的多个沟槽接触部结构306的上部部分凹陷以形成凹陷的沟槽接触部结构部分306a。然而，由掩模覆盖的多个沟槽接触部结构306的上部部分被保护以免于凹陷，从而形成沟槽接触部抽头结构部分306b(例如，提供与沟槽接触部连续的接触部抽头，并且可以被称为单片式的)。然后，在凹陷的沟槽接触部结构部分306a上形成沟槽绝缘盖层(tila)320。在实施例中，通过毯覆式沉积低k电介质层并随后对低k电介质层的平坦化来形成沟槽绝缘盖层320。作为结果，在图3b的结构中暴露出沟槽接触部抽头结构部分306b。
[0053]
参考图3c，形成栅极接触部过孔322，以便与栅极结构308之一接触。可以通过去除gila 312之一的一部分并在其中形成导电材料来形成栅极接触部过孔322。在一个实施例中，形成栅极接触部过孔322侵蚀了相应的栅极间隔体314的一部分(例如，以形成栅极间隔体314a)，如图所示。在实施例中，使沟槽接触部凹陷到足以提供vcg与tcn之间的短路裕度323的深度。
[0054]
参考图4，图3c的结构的进一步处理包括在图3c的结构上方形成层间电介质材料328，并且然后在层间电介质材料328中形成开口。开口之一暴露多个沟槽接触部结构306(306a/306b)之一的导电抽头结构306b。然后，在开口中形成导电结构326，导电结构326与导电抽头结构306b直接接触。另一个开口暴露栅极接触部过孔322。然后，在开口中形成导电结构324，导电结构324与栅极接触部过孔322直接接触。在一个实施例中，导电结构326是直接坐落在导电抽头结构306b上的m0线。在另一实施例中，专用过孔层用于直接坐落在导电抽头结构306b上。
[0055]
再次参考图4，根据本公开内容的实施例，集成电路结构包括在衬底302上方的多个栅极结构308，每个栅极结构308包括其上的栅极绝缘层312。多个导电沟槽接触部结构306(306a/306b)与多个栅极结构308交替，每个导电沟槽接触部结构包括其上的沟槽绝缘层320。多个导电沟槽接触部结构306中的一个包括穿过相应的沟槽绝缘层320突出的导电抽头结构306b。层间电介质材料328在沟槽绝缘层320和栅极绝缘层312上方。开口在层间电介质材料328中，开口暴露多个导电沟槽接触部结构306之一的导电抽头结构306b。导电结构326在开口中，导电结构326与多个导电沟槽接触部结构306之一的导电抽头结构306b直接接触。
[0056]
在实施例中，如图4的平面图中所示，开口进一步暴露对应的沟槽绝缘层320的一部分。在实施例中，开口还暴露多个栅极结构308中的相邻一个栅极结构的栅极绝缘层312。
[0057]
在实施例中，沟槽绝缘层320和栅极绝缘层312包括不同的材料。在一个实施例中，沟槽绝缘层320包括碳化硅，并且栅极绝缘层312包括氮化硅。在一个实施例中，沟槽绝缘层320包括氮化硅，并且栅极绝缘层312包括碳化硅。
[0058]
在实施例中，集成电路结构还包括与多个栅极结构308和多个导电沟槽接触部结构306交替的多个电介质间隔体314。在一个这样的实施例中，开口还暴露多个电介质间隔体314之一的一部分。
[0059]
在实施例中，多个导电沟槽接触部结构306和多个栅极结构308在半导体鳍状物302上。在实施例中，导电结构326是导电线或包括导电线。
[0060]
作为示例性制造方案，图5a-5b示出了截面图，该截面图表示根据本公开内容实施
例的制造具有与栅极的有源部分相邻设置的沟槽接触部结构的半导体结构的方法中的各个操作。
[0061]
参考图5a，在鳍状物或衬底502上方形成多个栅极结构504。栅极结构504可以包括栅极电介质和栅电极。每个栅极结构504包括栅极绝缘层(gila)506或其上的栅极电介质盖状物。电介质间隔体507可以沿着每个栅极堆叠体504/gila 506对的侧壁。栅极结构504与导电沟槽接触部结构508交替。每个导电沟槽接触部结构508包括沟槽绝缘层(tila)510或其上的接触部电介质盖状物。然而，在所示的位置处，导电沟槽接触部结构508中的中心导电沟槽接触部结构具有导电沟槽接触部抽头530，以代替相应tila的一部分。
[0062]
在特定实施例中，如图5a中所示，第一电介质蚀刻停止层512直接在沟槽绝缘层510和栅极绝缘层506及可能的电介质间隔体507上，并且第一电介质蚀刻停止层512在沟槽绝缘层510和栅极绝缘层506及可能的电介质间隔体507上方是连续的。第二电介质蚀刻停止层514直接在第一电介质蚀刻停止层512上，并且第二电介质蚀刻停止层514在第一电介质蚀刻停止层512上方是连续的。第二电介质蚀刻停止层514与第一电介质蚀刻停止层512不同。在特定实施例中，第二电介质蚀刻停止层514由氧化铝构成，并且第一电介质蚀刻停止层512由氮化硅构成。
[0063]
再次参考图5a，层间电介质(ild)材料516在第二电介质蚀刻停止层514上。在ild材料516中形成开口518。开口518可以包括沟槽部分520和过孔部分522。在实施例中，使用干法或等离子体蚀刻工艺在ild材料516中形成开口518。初始蚀刻工艺可以在第二电介质蚀刻停止层514上停止。然后，可以一起或顺序地图案化第二电介质蚀刻停止层514和第一电介质蚀刻停止层512。应当理解，可替代地使用单个蚀刻停止层或不使用蚀刻停止层。在任何情况下，开口518的过孔部分522暴露沟槽接触部结构508中的中心沟槽接触部结构的导电沟槽接触部抽头530。
[0064]
参考图5b，在开口518中形成导电结构532。在实施例中，如图所示的，导电结构532包括上方导电线或互连和下方导电过孔。在实施例中，导电结构532与沟槽接触部结构508中的中心沟槽接触部结构的导电沟槽接触部抽头530电接触。
[0065]
根据本公开内容的一个或多个实施例，实施蚀刻停止层堆叠体以提供对tila/gila的改进的过孔接触部选择性以及提供显著改进的良率。在实施例中，过孔开口蚀刻以非常高的选择性施加在上方电介质蚀刻停止层上。以对下面的下方电介质蚀刻停止层具有选择性地蚀刻上方电介质蚀刻停止层。然后，蚀刻下方电介质蚀刻停止层以暴露下面的tila/gila区域。可以实施多操作突破工艺(multi-operation breakthrough process)以减少对下面的tila/gila区域的损耗并能够显著改进良率。
[0066]
在另一方面，作为示例性制造方案，起始结构包括设置在衬底上方的一个或多个栅极堆叠体结构。栅极堆叠体结构可以包括栅极电介质层和栅电极。沟槽接触部(例如用于衬底的扩散区域的接触部或用于形成在衬底内的外延区域的接触部)通过电介质间隔体与栅极堆叠体结构间隔开。绝缘盖层(例如，gila)可以设置在栅极堆叠体结构上。在一个实施例中，可由层间电介质材料制造的接触部阻挡区域或“接触部插塞”包括在要对接触部形成进行阻挡的区域中。
[0067]
在实施例中，接触部图案基本上完美地对准现有的栅极图案，同时消除了对具有非常严格的配准预算的光刻操作的使用。在一个这样的实施例中，该方案允许使用固有的
高选择性湿法蚀刻(例如，相对于干法或等离子体蚀刻)来生成接触部开口。在实施例中，通过利用现有的栅极图案并结合接触部插塞光刻操作来形成接触部图案。在一个这样的实施例中，该方案允许消除对如在其他方案中为生成接触部图案所使用的另外关键光刻操作的需求。在实施例中，沟槽接触部网格(trench contact grid)不是单独图案化的，而是形成在多晶硅(栅极)线之间。例如，在一个这样的实施例中，在栅极栅格(gate grating)图案化之后但在栅极栅格切割之前形成沟槽接触部网格。
[0068]
此外，可以通过替换栅极工艺来制造栅极堆叠体结构。在这样的方案中，可以去除诸如多晶硅或氮化硅柱状材料之类的虚设栅极材料，并用永久栅电极材料替换虚设栅极材料。在一个这样的实施例中，与利用较早处理来完成永久栅极电介质层相反，在该工艺中还形成永久栅极电介质层。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括sf6的干法蚀刻工艺去除虚设栅极。在另一实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括含水nh4oh或氢氧化四甲铵(tetramethylammonium)的湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由氮化硅构成，并且利用包括含水磷酸的湿法蚀刻去除虚设栅极。
[0069]
在实施例中，本文描述的一个或多个方案实质上考虑了将虚设和替换栅极工艺与虚设和替换接触部工艺相结合。在一个这样的实施例中，在替换栅极工艺之后执行替换接触部工艺，以允许对永久栅极堆叠体的至少一部分的高温退火。例如，在特定的这种实施例中，例如在形成栅极电介质层之后，在大于大约600摄氏度的温度下执行对永久栅极结构的至少一部分的退火。在形成永久接触部之前执行退火。
[0070]
接下来，可以使沟槽接触部凹陷以提供凹陷的沟槽接触部，其具有低于相邻间隔体的顶表面的高度。然后，在凹陷的沟槽接触部上形成绝缘盖层(例如，tila)。根据本公开内容的实施例，凹陷的沟槽接触部上的绝缘盖层由具有与栅极堆叠体结构上的绝缘盖层不同的蚀刻特性的材料构成。
[0071]
可以通过对间隔体和栅极绝缘盖层的材料具有选择性的工艺来使沟槽接触部凹陷。例如，在一个实施例中，通过诸如湿法蚀刻工艺或干法蚀刻工艺之类的蚀刻工艺来使沟槽接触部凹陷。可以通过适于在沟槽接触部的暴露部分上方提供共形密封层的工艺来形成沟槽接触部绝缘盖层。例如，在一个实施例中，通过化学气相沉积(cvd)工艺将沟槽接触部绝缘盖层形成为整个结构上方的共形层。然后，例如通过化学机械抛光(cmp)来对共形层平坦化，以仅在凹陷的沟槽接触部上方提供沟槽接触部绝缘盖层材料。
[0072]
关于栅极或沟槽接触部绝缘盖层的合适材料组合，在一个实施例中，栅极-沟槽接触部绝缘盖状物材料对中的一种由氧化硅构成，而另一种由氮化硅构成。在另一实施例中，栅极-沟槽接触部绝缘盖状物材料对中的一种由氧化硅构成，而另一种由碳掺杂的氮化硅构成。在另一实施例中，栅极-沟槽接触部绝缘盖状物材料对中的一种由氧化硅构成，而另一种由碳化硅构成。在另一实施例中，栅极-沟槽接触部绝缘盖状物材料对中的一种由氮化硅构成，而另一种由碳掺杂的氮化硅构成。在另一实施例中，栅极-沟槽接触部绝缘盖状物材料对中的一种由氮化硅构成，而另一种由碳化硅构成。在另一实施例中，栅极-沟槽接触部绝缘盖状物材料对中的一种由碳掺杂的氮化硅构成，而另一种由碳化硅构成。
[0073]
作为示例性结构，图5c示出了根据本公开内容实施例的具有栅极接触部和沟槽接触部的集成电路结构的平面图和对应的截面图。
[0074]
参考图5c，集成电路结构550包括在半导体衬底或鳍状物552(例如硅鳍状物)上方的栅极线560。栅极线560包括栅极堆叠体(例如，包括栅极电介质层或堆叠体以及在栅极电介质层或堆叠体上的栅电极)和在栅极堆叠体上的栅极绝缘盖层562。如图所示的，电介质间隔体558沿着栅极堆叠体的侧壁，并且在实施例中，沿着栅极绝缘盖层562的侧壁。
[0075]
沟槽接触部554与栅极线560的侧壁相邻，其中，电介质间隔体558在栅极线560和沟槽接触部554之间。沟槽接触部554中的各个沟槽接触部包括导电接触部结构和在导电接触部结构上的沟槽接触部绝缘盖层556。
[0076]
再次参考图5c，沟槽接触部过孔564形成在沟槽接触部抽头特征(例如，非凹陷部分)上，该沟槽接触部抽头特征设置在沟槽接触部绝缘盖层556的开口内。沟槽接触部过孔564在沟槽接触部抽头特征的位置处进行电接触。在一个这样的实施例中，栅极结构上的栅极绝缘盖层562防止由沟槽接触部过孔564引起的栅极与源极之间的短路或栅极与漏极之间的短路。
[0077]
再次参考图5c，在栅极绝缘盖层562的开口中形成栅极接触部过孔566，并且栅极接触部过孔566与相应的导电栅极结构电接触。在实施例中，栅极接触部过孔566在半导体衬底或鳍状物552上方的位置处电接触相应的栅极结构。在一个这样的实施例中，沟槽接触部上的沟槽绝缘盖层556防止由栅极接触部过孔566引起的源极与栅极之间的短路或漏极与栅极之间的短路。
[0078]
本文所述的方案和结构可以允许形成使用其他方法不可能或难以制造的其他结构或器件。在第一示例中，图6示出了根据本公开内容另一实施例的具有设置在栅极的有源部分上方的栅极接触部过孔的另一半导体器件的平面图。参考图6，半导体结构或器件600包括与多个沟槽接触部610a和610b相互交错的多个栅极结构608a-608c(这些特征设置在衬底的有源区域上方，未示出衬底的有源区域)。栅极接触部过孔680形成在栅极结构608b的有源部分上。栅极接触部过孔680还设置在栅极结构608c的有源部分上，以耦接栅极结构608b和608c。应当理解，通过使用沟槽接触部隔离盖层(例如，tila)或低k电介质膜，可以使居间的沟槽接触部610b与接触部680隔离。图6的接触部配置可以提供较容易的在布局中跨接相邻栅极线的方案，而不需要将跨接部(strap)布线为穿过上方的金属化层，因此实现了较小的单元面积或较不复杂的布线方案，或实现上述两者。
[0079]
在第二示例中，图7示出了根据本公开内容另一实施例的具有耦接一对沟槽接触部的沟槽接触部过孔的另一半导体器件的平面图。参考图7，半导体结构或器件750包括与多个沟槽接触部760a和760b相互交错的多个栅极结构758a-758c(这些特征设置在衬底的有源区域上方，未示出衬底的有源区域)。沟槽接触部过孔790形成在沟槽接触部760a上。沟槽接触部过孔790还设置在沟槽接触部760b上，以耦接沟槽接触部760a和760b。应当理解，通过使用栅极隔离盖层(例如，通过gila工艺)，可以使居间的栅极结构758b与沟槽接触部过孔790隔离。图7的接触部配置可以提供较容易的在布局中跨接相邻沟槽接触部的方案，而不需要将跨接部布线为穿过上方的金属化层，因此实现了较小的单元面积或较不复杂的布线方案，或实现上述两者。
[0080]
可以使用若干沉积操作来制造用于栅电极的绝缘盖层，并且作为结果，绝缘盖层可以包括多沉积制造工艺的产物(artifact)。作为示例，图8a-8f示出了截面图，该截面图表示根据本公开内容实施例的在制造具有栅极堆叠体的集成电路结构的方法中的各个操
作，其中，该栅极堆叠体具有上覆的绝缘盖层。
[0081]
参考图8a，起始结构800包括在衬底或鳍状物802上方的栅极堆叠体804。栅极堆叠体804包括栅极电介质层806、共形导电层808和导电填充材料810。在实施例中，栅极电介质层806是使用原子层沉积(ald)工艺形成的高k栅极电介质层，并且共形导电层是使用ald工艺形成的功函数层。在一个这样的实施例中，诸如热或化学二氧化硅或氧化硅层之类的热或化学氧化物层812在衬底或鳍状物802与栅极电介质层806之间。电介质间隔体814(例如氮化硅间隔体)与栅极堆叠体804的侧壁相邻。栅极堆叠体804和电介质间隔体814容纳在层间电介质(ild)层816中。在实施例中，使用替换栅极和替换栅极电介质处理方案来形成栅极堆叠体804。在栅极堆叠体804和ild层816上方对掩模818图案化，以提供暴露栅极堆叠体804的开口820。
[0082]
参考图8b，使用一种选择性蚀刻工艺或多种选择性蚀刻工艺，使包括栅极电介质层806、共形导电层808和导电填充材料810的栅极堆叠体804相对于电介质间隔体814和ild层816凹陷。然后，去除掩模818。所述凹陷在凹陷的栅极堆叠体824上方提供腔体822。
[0083]
在未示出的另一实施例中，使共形导电层808和导电填充材料810相对于电介质间隔体814和ild层816凹陷，但是栅极电介质层806不凹陷或者仅最低限度地凹陷。应当理解，在其他实施例中，使用基于高蚀刻选择性的无掩模方案来进行所述凹陷。
[0084]
参考图8c，执行多沉积工艺中的用于制造栅极绝缘盖层的第一沉积工艺。第一沉积工艺用于形成与图8b的结构共形的第一绝缘层826。在实施例中，第一绝缘层826包括硅和氮，例如，第一绝缘层826是氮化硅(si3n4)层、富硅氮化硅层、贫硅氮化硅层或碳掺杂的氮化硅层。如图所示的，在实施例中，第一绝缘层826仅部分地填充凹陷的栅极堆叠体824上方的腔体822。
[0085]
参考图8d，第一绝缘层826经受回蚀工艺，例如各向异性蚀刻工艺，以提供绝缘盖层的第一部分828。绝缘盖层的第一部分828仅部分填充凹陷的栅极堆叠体824上方的腔体822。
[0086]
参考图8e，执行附加的交替沉积工艺和回蚀工艺，直到在凹陷的栅极堆叠体824上方利用绝缘栅极盖状物结构830填充腔体822。接缝832在截面分析中是明显可见的，并且接缝832可以指示用于绝缘栅极盖状物结构830的交替沉积工艺和回蚀工艺的数量。在图8e所示的示例中，三组接缝832a、832b和832c的存在指示四个交替的沉积工艺和回蚀工艺被用于绝缘栅极盖状物结构830。在实施例中，绝缘栅极盖状物结构830的由接缝832分隔开的材料830a、830b、830c和830d全部具有完全相同或基本相同的成分。
[0087]
参考图8f，在图8e的结构上形成第一电介质蚀刻停止层850(例如结合第一电介质蚀刻停止层512所述)。在第一电介质蚀刻停止层850上形成第二电介质蚀刻停止层852(例如结合第二电介质蚀刻停止层514所述)。
[0088]
如本技术通篇所述，衬底可以由能够承受制造工艺并且电荷可以在其中迁移的半导体材料构成。在实施例中，本文描述的衬底是体衬底，其由晶体硅、硅/锗或掺杂有电荷载流子的锗层构成，以形成有源区域，所述电荷载流子例如是但不限于磷、砷、硼或其组合。在一个实施例中，该体衬底中的硅原子的浓度大于97％。在另一实施例中，体衬底由在不同晶体衬底顶部上生长的外延层构成，该外延层例如是在硼掺杂的体硅单晶衬底顶部上生长的硅外延层。体衬底可以替代地由iii-v族材料构成。在实施例中，体衬底由iii-v族材料构
成，iii-v族材料例如是但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，体衬底由iii-v族材料构成，并且电荷载流子掺杂剂杂质原子是例如但不限于碳、硅、锗、氧、硫、硒或碲之类的杂质原子。
[0089]
如本技术通篇所述，诸如浅沟槽隔离区域或子鳍状物隔离区域之类的隔离区域可以由适于最终将永久栅极结构的部分与下面的体衬底电隔离或有助于将永久栅极结构的部分与下面的体衬底隔离或隔离在下面的体衬底内形成的有源区域(例如隔离的鳍状物有源区域)的材料构成。例如，在一个实施例中，隔离区域由一层或多层电介质材料构成，电介质材料例如是但不限于二氧化硅、氮氧化硅、氮化硅、碳掺杂的氮化硅或其组合。
[0090]
如本技术通篇所述，栅极线或栅极结构可以由包括栅极电介质层和栅电极层的栅电极堆叠体构成。在实施例中，栅电极堆叠体的栅电极由金属栅极构成，并且栅极电介质层由高k材料构成。例如，在一个实施例中，栅极电介质层由例如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物、铌酸铅锌或其组合之类的材料构成。此外，栅极电介质层的一部分可以包括利用半导体衬底的顶部若干层形成的原生氧化物层。在实施例中，栅极电介质层由顶部的高k部分和下部部分构成，其中，下部部分由半导体材料的氧化物构成。在一个实施例中，栅极电介质层由顶部的氧化铪部分和底部的二氧化硅或氮氧化硅部分构成。在一些实施方式中，栅极电介质的一部分是“u”形结构，其包括基本上平行于衬底的表面的底部部分和基本上垂直于衬底的顶表面的两个侧壁部分。
[0091]
在一个实施例中，栅电极由金属层构成，金属层例如是但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅电极由形成在金属功函数设置层上方的非功函数设置填充材料构成。栅电极层可以由p型功函数金属或n型功函数金属构成，这取决于晶体管是pmos晶体管还是nmos晶体管。在一些实施方式中，栅电极层可以由两个或多个金属层的堆叠体构成，其中一个或多个金属层是功函数金属层且至少一个金属层是导电填充层。对于pmos晶体管，可用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。p型金属层将允许形成具有在约4.9ev和约5.2ev之间的功函数的pmos栅电极。对于nmos晶体管，可用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。n型金属层将允许形成具有在约3.9ev和约4.2ev之间的功函数的nmos栅电极。在一些实施方式中，栅电极可以由“u”形结构构成，“u”形结构包括基本上平行于衬底的表面的底部部分和基本上垂直于衬底的顶表面的两个侧壁部分。在另一实施方式中，形成栅电极的金属层中的至少一个金属层可以仅是基本上平行于衬底的顶表面的平面层，而不包括基本上垂直于衬底的顶表面的侧壁部分。在本公开内容的其他实施方式中，栅电极可以由u形结构与平面非u形结构的组合构成。例如，栅电极可以由形成在一个或多个平面非u形层顶部上的一个或多个u形金属层构成。
[0092]
如本技术通篇所述，与栅极线或电极堆叠体相关联的间隔体可以由适于最终将永久栅极结构与相邻导电接触部(例如自对准接触部)电隔离或有助于将永久栅极结构与相邻导电接触部隔离的材料构成。例如，在一个实施例中，间隔体由电介质材料构成，电介质材料例如是但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
[0093]
在实施例中，如本说明书通篇中所使用的，层间电介质(ild)材料由电介质材料层
或绝缘材料层构成或包括电介质材料层或绝缘材料层。合适的电介质材料的示例包括但不限于硅的氧化物(例如二氧化硅(sio2))、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域中已知的各种低k电介质材料以及其组合。可以通过例如作为示例的化学气相沉积(cvd)、物理气相沉积(pvd)等技术或通过其他沉积方法形成层间电介质材料。
[0094]
在实施例中，如同样在本说明书通篇中使用的，金属线或互连线材料(以及过孔材料)由一种或多种金属或其他导电结构构成。常见的示例是使用铜线和铜结构，其可以在铜和周围的ild材料之间包括阻挡层或者可以在铜和周围的ild材料之间不包括阻挡层。如在本文中所使用的，术语金属包括多种金属的合金、堆叠体和其他组合。例如，金属互连线可以包括阻挡层(例如，包括ta、tan、ti或tin中的一种或多种的层)、不同金属或合金的堆叠体等。因此，互连线可以是单一材料层，或者可以利用若干层(包括导电内衬层和填充层)形成互连线。可以使用任何合适的沉积工艺(例如电镀、化学气相沉积或物理气相沉积)来形成互连线。在实施例中，互连线由导电材料构成，导电材料例如是但不限于cu、al、ti、zr、hf、v、ru、co、ni、pd、pt、w、ag、au或其合金。互连线在本领域中有时也称为迹线、导线、线、金属或简称为互连。
[0095]
在实施例中，如同样在本说明书通篇中所使用的，硬掩模材料由不同于层间电介质材料的电介质材料构成。在一个实施例中，不同的硬掩模材料可以用在不同的区域中，以便提供相对于彼此和相对于下面的电介质和金属层的不同的生长或蚀刻选择性。在一些实施例中，硬掩模层包括硅的氮化物层(例如，氮化硅)或硅的氧化物层，或两者，或其组合。其他合适的材料可以包括基于碳的材料。在另一实施例中，硬掩模材料包括金属物质。例如，硬掩模或其他上覆材料可以包括钛或另一金属的氮化物(例如，氮化钛)层。在这些层中的一个或多个层中可以包括潜在较少量的其他材料，例如氧。可替代地，根据特定的实施方式，可以使用本领域中已知的其他硬掩模层。可以通过cvd、pvd或通过其他沉积方法形成硬掩模层。
[0096]
在实施例中，如同样在本说明书通篇中所使用的，使用193nm浸没式光刻(i193)、极紫外(euv)光刻或电子束直写(ebdw)光刻等来执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是由形貌掩蔽部分(topographic masking portion)、抗反射涂覆(anti-reflective coating，arc)层和光致抗蚀剂层构成的三层掩模。在特定的这样的实施例中，形貌掩蔽部分是碳硬掩模(chm)层，并且抗反射涂覆层是硅arc层。
[0097]
在实施例中，本文描述的方案可以包含形成与现有栅极图案非常良好对准的接触部图案，同时消除了对具有非常严格的配准预算的光刻操作的使用。在一个这样的实施例中，该方案允许使用固有的高选择性湿法蚀刻(例如，相对于干法或等离子体蚀刻)来生成接触部开口。在实施例中，通过利用现有的栅极图案并结合接触部插塞光刻操作来形成接触部图案。在一个这样的实施例中，该方案允许消除对如在其他方案中为生成接触部图案所使用的另外关键光刻操作的需求。在实施例中，沟槽接触部网格不是单独图案化的，而是形成在多晶硅(栅极)线之间。例如，在一个这样的实施例中，在栅极栅格图案化之后但在栅极栅格切割之前形成沟槽接触部网格。
[0098]
此外，可以通过替换栅极工艺来制造栅极堆叠体结构。在这样的方案中，可以去除诸如多晶硅或氮化硅柱状材料之类的虚设栅极材料，并用永久栅电极材料替换虚设栅极材料。在一个这样的实施例中，与利用较早处理来完成永久栅极电介质层相反，在该工艺中还
形成永久栅极电介质层。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括使用sf6的干法蚀刻工艺去除虚设栅极。在另一实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括使用含水nh4oh或氢氧化四甲铵的湿法蚀刻工艺来去除虚设栅极。在一个实施例中，虚设栅极由氮化硅构成，并且利用包括含水磷酸的湿法蚀刻去除虚设栅极。
[0099]
在实施例中，本文描述的一个或多个方案实质上考虑了将虚设和替换栅极工艺与虚设和替换接触部工艺相结合以得到结构。在一个这样的实施例中，在替换栅极工艺之后执行替换接触部工艺，以允许对永久栅极堆叠体的至少一部分的高温退火。例如，在特定的这样的实施例中，例如在形成栅极电介质层之后，在大于大约600摄氏度的温度下执行对永久栅极结构的至少一部分的退火。在形成永久接触部之前执行退火。
[0100]
在一些实施例中，半导体结构或器件的布置将栅极接触部放置在隔离区域上方的栅极线或栅极堆叠体的部分上方。然而，这种布置可能被视为布局空间的低效使用。在另一实施例中，半导体器件具有接触部结构，该接触部结构与形成在有源区域上方的栅电极的部分相接触。通常，在栅极的有源部分上方并且在与沟槽接触部过孔相同的层中形成栅极接触部结构(例如过孔)之前(例如，除了在栅极的有源部分上方并且在与沟槽接触部过孔相同的层中形成栅极接触部结构(例如过孔)之外)，本公开内容的一个或多个实施例包括首先使用栅极对准的沟槽接触部工艺。可以实施这种工艺以形成用于半导体结构制造(例如，用于集成电路制造)的沟槽接触部结构。在实施例中，将沟槽接触部图案形成为与现有的栅极图案对准。与之相比，其他方案通常包含附加的光刻工艺，其中，光刻接触部图案与现有的栅极图案要严格配准，并结合选择性接触部蚀刻。例如，另一工艺可以包括利用接触部特征的单独图案化来图案化多晶硅(栅极)网格。
[0101]
应当理解，可以实施间距划分处理(pitch division processing)和图案化方案以实现本文所述的实施例，或可以将间距划分处理和图案化方案包括为本文所述的实施例的一部分。间距划分图案化通常是指间距减半、间距四等分等。间距划分方案可以应用于feol处理、beol处理、或feol(器件)和beol(金属化)处理两者。根据本文所述的一个或多个实施例，首先实施光学光刻来以预定义间距印刷单向线(例如，严格单向或主要为单向)。然后，将间距划分处理实施为一种增加线密度的技术。
[0102]
在实施例中，在本文中使用用于鳍状物、栅极线、金属线、ild线或硬掩模线的术语“栅格结构”来指代紧密间距的栅格结构。在一个这样的实施例中，无法通过所选择的光刻来直接实现紧密间距。例如，如本领域中所公知的，虽然可以首先形成基于所选择的光刻的图案，但是可以通过使用间隔体掩模图案化来将间距减半。更进一步，可以通过第二轮间隔体掩模图案化对原始间距进行四等分。因此，本文描述的栅格状图案可以具有以基本一致的间距间隔开并具有基本一致的宽度的金属线、ild线或硬掩模线。例如，在一些实施例中，间距变化将在百分之十之内，并且宽度变化将在百分之十之内，并且在一些实施例中，间距变化将在百分之五之内，并且宽度变化将在百分之五之内。可以通过间距减半或间距四等分或其他间距划分方案来制造图案。在实施例中，栅格不必一定是单间距的。
[0103]
在实施例中，使用光刻和蚀刻处理来图案化毯覆膜，该光刻和蚀刻处理可以包含例如基于间隔体的双重图案化(sbdp)或间距减半，或基于间隔体的四重图案化(sbqp)或间距四等分。应当理解，也可以实施其他间距划分方案。在任何情况下，在实施例中，可以通过
802.16系列)、ieee 802.20、长期演进(lte)、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其派生物、以及被命名为3g、4g、5g和后续代的任何其他无线协议。计算设备900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于诸如wi-fi和蓝牙之类的较近距离无线通信，并且第二通信芯片906可以专用于诸如gps、edge、gprs、cdma、wimax、lte、ev-do等之类的较远距离无线通信。
[0110]
计算设备900的处理器904包括封装在处理器904内的集成电路管芯。在本公开内容的实施例的一些实施方式中，处理器的集成电路管芯包括一个或多个结构，例如根据本公开内容的实施方式构建的集成电路结构。术语“处理器”可以指处理来自寄存器或存储器或两者的电子数据以将该电子数据转换成可存储在寄存器或存储器或两者中的其他电子数据的任何器件或器件的一部分。
[0111]
通信芯片906也包括封装在通信芯片906内的集成电路管芯。根据本公开内容的另一实施方式，通信芯片的集成电路管芯是根据本公开内容的实施方式构建的。
[0112]
在进一步的实施方式中，容纳在计算设备900内的另一部件可以包含根据本公开内容的实施例的实施方式构建的集成电路管芯。
[0113]
在各个实施例中，计算设备900可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(pda)、超级移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数码摄像机。在进一步的实施方式中，计算设备900可以是处理数据的任何其他电子设备。
[0114]
图10示出了包括本公开内容的一个或多个实施例的中介层1000。中介层1000是用于将第一衬底1002桥接到第二衬底1004的居间衬底。第一衬底1002可以是例如集成电路管芯。第二衬底1004可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，中介层1000的目的是将连接扩展到更宽的间距或者将连接重新布线到不同的连接。例如，中介层1000可以将集成电路管芯耦接到随后可耦接到第二衬底1004的球栅阵列(bga)1006。在一些实施例中，第一衬底1002和第二衬底1004附接到中介层1000的相反侧。在其他实施例中，第一衬底1002和第二衬底1004附接到中介层1000的同一侧。而且，在进一步的实施例中，三个或更多个衬底通过中介层1000进行互连。
[0115]
中介层1000可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在进一步的实施方式中，中介层1000可以由替代的刚性或柔性材料形成，该替代的刚性或柔性材料可以包括与上文描述的用于半导体衬底的材料相同的材料，例如硅、锗、以及其他iii-v族和iv族材料。
[0116]
中介层1000可以包括金属互连1008和过孔1010，包括但不限于穿硅过孔(tsv)1012。中介层1000还可以包括嵌入式器件1014，包括无源器件和有源器件二者。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(esd)器件。也可以在中介层1000上形成诸如射频(rf)器件、功率放大器、功率管理器件、天线、阵列、传感器和mems器件之类的更复杂的器件。根据本公开内容的实施例，本文公开的装置或工艺可以用于制造中介层1000或用于制造包括在中介层1000中的部件。
[0117]
图11是根据本公开内容的实施例的采用根据本文所述的一个或多个工艺制造的集成电路(ic)或包括本文所述的一个或多个特征的移动计算平台1100的等距视图。
[0118]
移动计算平台1100可以是被配置为用于电子数据显示、电子数据处理和无线电子
数据传输中的每一种的任何便携式设备。例如，移动计算平台1100可以是平板电脑、智能电话、膝上型计算机等中的任何一个，并且包括显示屏1105(在示例性实施例中，该显示屏1105是触摸屏(电容式、电感式、电阻式等))、芯片级(soc)或封装级集成系统1110、以及电池1113。如图所示，系统1110中由较高晶体管封装密度实现的集成程度越高，移动计算平台1100的可由电池1113或非易失性存储装置(例如固态驱动器)占据的部分就越大，或者用于改进的平台功能的晶体管门数量就越大。类似地，系统1110中的每个晶体管的载流子迁移率越大，功能就越强。因此，本文描述的技术可以实现移动计算平台1100中的性能和形状因子的改进。
[0119]
在展开视图1120中进一步示出了集成系统1110。在示例性实施例中，封装器件1177包括根据本文所述的一个或多个工艺制造的或包括本文所述的一个或多个特征的至少一个存储器芯片(例如，ram)或至少一个处理器芯片(例如，多核微处理器和/或图形处理器)。封装器件1177还与功率管理集成电路(pmic)1115、rf(无线)集成电路(rfic)1125、及其控制器1111中的一个或多个一起耦接到板1160，其中rf(无线)集成电路(rfic)1125包括宽带rf(无线)发射机和/或接收机(例如，包括数字基带和模拟前端模块，还包括发射路径上的功率放大器和接收路径上的低噪声放大器)。在功能上，pmic 1115执行电池功率调节、dc到dc转换等，并因此pmic 1115具有耦接到电池1113的输入，且具有向所有其他功能模块提供电流供应的输出。如进一步所示，在示例性实施例中，rfic 1125具有耦接到天线的输出，以提供、实施多种无线标准或协议中的任何一种，多种无线标准或协议包括但不限于wi-fi(ieee 802.11系列)、wimax(ieee 802.16系列)、ieee 802.20、长期演进(lte)、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其派生物、以及被命名为3g、4g、5g及后续代的任何其他无线协议。在替代实施例中，这些板级模块中的每一个可以集成到与封装器件1177的封装衬底耦接的单独ic上或集成到与封装器件1177的封装衬底耦接的单个ic(soc)内。
[0120]
在另一方面，半导体封装用于保护集成电路(ic)芯片或管芯，并且还为管芯提供用于外部电路的电气接口。随着对更小电子器件的需求的增加，半导体封装被设计成甚至更紧凑且必须支持更大的电路密度。此外，对更高性能器件的需求促成了对一种改进的半导体封装的需求，该改进的半导体封装能够实现与后续组装处理兼容的薄封装轮廓和低整体翘曲。
[0121]
在实施例中，将引线接合用于陶瓷或有机封装衬底。在另一实施例中，使用c4工艺将管芯安装到陶瓷或有机封装衬底上。特别地，可以实施c4焊球连接以提供半导体器件和衬底之间的倒装芯片互连。倒装芯片或受控塌陷芯片连接(controlled collapse chip connection，c4)是一种用于半导体器件的安装类型，其利用焊料凸块代替引线接合，其中，半导体器件例如是集成电路(ic)芯片、mems或部件。焊料凸块沉积在位于衬底封装的顶侧上的c4焊盘上。为了将半导体器件安装到衬底上，将半导体器件翻转，使有源侧朝下面对安装区域。焊料凸块用于将半导体器件直接连接到衬底。
[0122]
图12示出了根据本公开内容实施例的倒装芯片安装的管芯的截面图。
[0123]
参考图12，根据本公开内容的实施例，装置1200包括管芯1202，例如根据本文描述的一个或多个工艺制造的或包括本文描述的一个或多个特征的集成电路(ic)。管芯1202包括其上的金属化焊盘1204。封装衬底1206(例如陶瓷或有机衬底)包括其上的连接1208。管
芯1202和封装衬底1206通过耦接到金属化焊盘1204和连接1208的焊球1210电连接。底部填充材料1212围绕焊球1210。
[0124]
倒装芯片的处理可以类似于常规ic制造，具有一些附加操作。在接近制造工艺结束时，附接焊盘(attachment pad)被金属化以使其更易于接纳焊料。这通常由若干处理构成。然后，在每个金属化焊盘上沉积小的焊点。然后，按照正常方式从晶圆上切下芯片。为了将倒装芯片附接到电路中，将芯片倒置以将焊点向下安放到下面的电子器件或电路板上的连接器上。然后，通常使用超声波焊接工艺或可替代地回流焊接工艺，使焊料再熔化以产生电连接。这也在芯片的电路和下面的安装部之间留下了小的空间。在大多数情况下，然后，“底部填充”了电绝缘粘合剂，以提供更强的机械连接，提供热桥接，并且确保焊接接头不会由于芯片和系统的其余部分的差异性加热而受到应力。
[0125]
在其他实施例中，根据本公开内容的实施例，实施更新的封装和管芯到管芯互连方案，例如穿硅过孔(tsv)和硅中介层，以制造高性能多芯片模块(mcm)和系统级封装(sip)，该高性能多芯片模块(mcm)和系统级封装(sip)包含根据本文描述的一个或多个工艺制造的集成电路(ic)或包括本文描述的一个或多个特征。
[0126]
因此，本公开内容的实施例包括具有导电沟槽接触部抽头的有源栅极上方接触部(coag)结构、以及制造具有导电沟槽接触部抽头的有源栅极上方接触部(coag)结构的方法。。
[0127]
尽管上文已经描述了具体实施例，但是这些实施例并不是意欲要限制本公开内容的范围，即便在针对特定特征仅描述了单个实施例的情况下。除非另有说明，否则本公开内容中提供的特征的示例意欲是说明性的而非限制性的。以上描述意欲涵盖对于受益于本公开内容的本领域技术人员而言将显而易见的此类替代、修改和等同方案。
[0128]
本公开内容的范围包括本文(明确地或隐含地)公开的任何特征或特征组合，或其任何概括，无论它是否缓解了本文解决的任何或所有问题。因此，在本技术(或要求其优先权的申请)的审查期间，可以将新的权利要求撰写为任何此类特征组合。特别地，关于所附权利要求，从属权利要求中的特征可以与独立权利要求的那些特征进行组合，并且相应独立权利要求中的特征可以以任何适当的方式进行组合，而不仅仅是以所附权利要求中列举的特定组合进行组合。
[0129]
以下示例涉及进一步的实施例。不同实施例的各个特征可以与包括的一些特征和不包括的其他特征以各种方式进行组合，以适合各种不同的应用。
[0130]
示例性实施例1：一种集成电路结构，包括在衬底上方的多个栅极结构，每个栅极结构包括其上的栅极绝缘层。多个导电沟槽接触部结构与多个栅极结构交替，每个导电沟槽接触部结构包括其上的沟槽绝缘层。多个导电沟槽接触部结构中的一个导电沟槽接触部结构包括穿过对应的沟槽绝缘层突出的导电抽头结构。层间电介质材料在沟槽绝缘层和栅极绝缘层上方。开口在层间电介质材料中，开口暴露多个导电沟槽接触部结构中的一个导电沟槽接触部结构的导电抽头结构。导电结构在开口中，导电结构与多个导电沟槽接触部结构中的一个导电沟槽接触部结构的导电抽头结构直接接触。
[0131]
示例性实施例2：根据示例性实施例1的集成电路结构，其中，所述开口还暴露对应的沟槽绝缘层的一部分。
[0132]
示例性实施例3：根据示例性实施例1或2的集成电路结构，其中，开口还暴露多个
栅极结构中的相邻一个栅极结构的栅极绝缘层。
[0133]
示例性实施例4：根据示例性实施例1、2或3的集成电路结构，其中，沟槽绝缘层和栅极绝缘层包括不同的材料。
[0134]
示例性实施例5：根据示例性实施例4的集成电路结构，其中，沟槽绝缘层包括碳化硅，并且栅极绝缘层包括氮化硅。
[0135]
示例性实施例6：根据示例性实施例4的集成电路结构，其中，沟槽绝缘层包括氮化硅，并且栅极绝缘层包括碳化硅。
[0136]
示例性实施例7：根据示例性实施例1、2、3、4、5或6的集成电路结构，还包括与多个栅极结构和多个导电沟槽接触部结构交替的多个电介质间隔体，其中，开口还暴露多个电介质间隔体中的一个电介质间隔体的一部分。
[0137]
示例性实施例8：根据示例性实施例1、2、3、4、5、6或7的集成电路结构，其中，多个导电沟槽接触部结构和多个栅极结构在半导体鳍状物上。
[0138]
示例性实施例9：根据示例性实施例1、2、3、4、5、6、7或8的集成电路结构，其中，导电结构包括导电线。
[0139]
示例性实施例10：一种制造集成电路结构的方法包括在衬底上方形成多个栅极结构，每个栅极结构包括其上的栅极绝缘层。形成与多个栅极结构交替的多个导电沟槽接触部结构，每个导电沟槽接触部结构包括其上的沟槽绝缘层。多个导电沟槽接触部结构中的一个导电沟槽接触部结构包括穿过对应的沟槽绝缘层突出的导电抽头结构。在沟槽绝缘层和栅极绝缘层上方形成层间电介质材料。在层间电介质材料中形成开口，开口暴露多个导电沟槽接触部结构中的一个导电沟槽接触部结构的导电抽头结构。在开口中形成导电结构，导电结构与多个导电沟槽接触部结构中的一个导电沟槽接触部结构的导电抽头结构直接接触。
[0140]
示例性实施例11：根据示例性实施例10的方法，其中，所述开口还暴露对应的沟槽绝缘层的一部分。
[0141]
示例性实施例12：根据示例性实施例10或11的方法，其中，所述开口还暴露所述多个栅极结构中的相邻一个栅极结构的栅极绝缘层。
[0142]
示例性实施例13：根据示例性实施例10、11或12的方法，还包括形成与所述多个栅极结构和所述多个导电沟槽接触部结构交替的多个电介质间隔体，其中，所述开口还暴露所述多个电介质间隔体中的一个电介质间隔体的一部分。
[0143]
示例性实施例14：根据示例性实施例10、11、12或13的方法，其中，所述多个导电沟槽接触部结构和所述多个栅极结构在半导体鳍状物上。
[0144]
示例性实施例15：根据示例性实施例10、11、12、13或14的方法，其中，导电结构包括导电线。
[0145]
示例性实施例16：一种计算设备包括板和耦接到板的部件。部件包括集成电路结构，集成电路结构包括在衬底上方的多个栅极结构，每个栅极结构包括其上的栅极绝缘层。多个导电沟槽接触部结构与多个栅极结构交替，每个导电沟槽接触部结构包括其上的沟槽绝缘层。多个导电沟槽接触部结构中的一个导电沟槽接触部结构包括穿过对应的沟槽绝缘层突出的导电抽头结构。层间电介质材料在沟槽绝缘层和栅极绝缘层上方。开口在层间电介质材料中，开口暴露多个导电沟槽接触部结构中的一个导电沟槽接触部结构的导电抽头
结构。导电结构在开口中，导电结构与多个导电沟槽接触部结构中的一个导电沟槽接触部结构的导电抽头结构直接接触。
[0146]
示例性实施例17：根据示例性实施例16的计算设备，还包括耦接到板的存储器。
[0147]
示例性实施例18：根据示例性实施例16或17的计算设备，还包括耦接到板的通信芯片。
[0148]
示例性实施例19：根据示例性实施例16、17或18的计算设备，还包括耦接到板的相机。
[0149]
示例性实施例20：根据示例性实施例16、17、18或19的计算设备，其中，所述部件是封装的集成电路管芯。