一种体硅金属栅极制作工艺优化方法与流程

1.本发明涉及半导体技术领域，具体为一种体硅金属栅极制作工艺优化方法。


背景技术：

2.随着集成电路集成化程度的不断提高，半导体芯片作为集成电路的主要构件，其尺寸也随之减小，在半导体晶体管制作工艺中，芯片特征尺寸主要通过栅极宽度衡量。半导体器件栅极宽度的减少虽然可以满足集成电路的高集成化要求，但是也会带来一系列的负面效应，例如，场效应晶体管的金属栅极具有电压控制作用，但金属栅极宽度短到一定程度，源极与漏极之间易发生短路，产生漏电流，导致金属栅极的控制作用失效，因此，在金属栅极制作过程中，应不断对其制作工艺进行优化，金属栅极工艺的优化，不仅可使漏电减少数倍之多，而且也能使功耗得到很好的控制，在相同功耗下，整个半导体器件的性能可大幅提升。
3.但是，传统的多晶硅栅极制备工艺流程较为复杂，其在形成沟道层、多晶硅栅极之后，再去除多晶硅栅极填入金属栅极材料，在多晶硅栅极去除过程中，极易出现多晶硅栅极两侧的侧墙、底部的沟道层等被过刻蚀或刻蚀不均匀等问题出现，这极易导致后续填充的金属栅极材料宽度增加或宽度不一致，无法满足金属栅极的小尺寸要求，而且影响了整个半导体器件的电学性能。


技术实现要素：

4.针对现有技术中存在上述问题，本发明提供了一种体硅金属栅极制作工艺优化方法，其工艺简单合理，可满足金属栅极的小尺寸制作要求，同时可避免金属栅极的宽度增加或宽度不一致的问题出现。
5.为实现上述目的，本发明采用如下技术方案：
6.一种体硅金属栅极制作工艺优化方法，其特征在于，所述金属栅极的制作工艺步骤包括：s1、提供衬底，在所述衬底上制作多晶硅栅极；
7.s2、在所述多晶硅栅极的外表面依次形成侧墙、刻蚀停止层、层间介质层；
8.s3、对所述层间介质层、刻蚀停止层、侧墙、多晶硅栅极的顶端进行依次研磨；
9.s4、刻蚀研磨后剩余的所述多晶硅栅极，形成第一固定宽度的刻蚀槽；
10.s5、沉积薄膜，使所述薄膜覆盖在研磨后的所述层间介质层、刻蚀停止层、侧墙的上表面及所述刻蚀槽的内端面；
11.s6、刻蚀所述层间介质层、刻蚀停止层、侧墙的上表面的薄膜及所述刻蚀槽内底端的薄膜，所述刻蚀槽内的薄膜之间的宽度为第二固定宽度；
12.s7、沉积金属栅材料，使所述金属栅材料填充于所述刻蚀槽内，并使所述金属栅材料覆盖在所述层间介质层、刻蚀停止层、侧墙的上表面，所述刻蚀槽内的所述金属栅材料的宽度为所述第二固定宽度；
13.s8、对所述层间介质层、刻蚀停止层、侧墙的上表面的金属栅材料以及所述刻蚀槽
中的所述金属栅材料的上部进行研磨，形成金属栅极。
14.其进一步特征在于，
15.进一步的，步骤s2中，所述侧墙主要包括氮化硅，所述刻蚀停止层的材质为氮化硅，所述层间介质层的材质为二氧化硅；
16.进一步的，步骤s3中，采用化学机械研磨工艺对所述侧墙、刻蚀停止层、层间介质层、多晶硅栅极的顶端进行研磨，直至所述多晶硅栅极的顶端暴露；
17.进一步的，步骤s4中，采用光刻刻蚀工艺将剩余的所述多晶硅栅极去除；
18.进一步的，所述第一固定宽度大于等于6nm，且小于等于30nm；
19.进一步的，步骤s5中，采用原子层沉积工艺、化学气相沉积工艺或者炉管工艺实现所述薄膜沉积，所述薄膜的材料为氮化硅、氧化硅或低介电材料(low-k材料)中的一种或几种；
20.进一步的，步骤s6中，采用光刻刻蚀工艺对所述薄膜进行刻蚀，刻蚀后获得的所述薄膜的上表面低于所述侧墙、刻蚀停止层、层间介质层的上表面；
21.进一步的，所述第二固定宽度大于等于4nm，且小于等于28nm；
22.进一步的，步骤s8中，采用化学机械研磨工艺对所述金属栅极的顶端进行研磨。
23.采用本发明上述结构可以达到如下有益效果：本技术金属栅极制作工艺方法中，采用了先刻蚀多晶硅栅极形成刻蚀槽，再在刻蚀槽中依次沉积薄膜、金属栅材料的方式实现金属栅极的制作，薄膜沉积后，刻蚀槽内的第二固定宽度与预获得的金属栅极宽度尺寸要求一致，因此，向薄膜形成的具有第二固定宽度的刻蚀槽内填充金属栅材料，有利于金属栅材料的宽度控制，以便于制作小尺寸的金属栅极，并且避免了金属栅极的宽度不一致或宽度增加的问题出现。在多晶硅栅极刻蚀后，在刻蚀槽内沉积薄膜，通过薄膜弥补因多晶硅刻蚀而导致的侧墙或沟道层等被过刻蚀，避免了后续沉积的金属栅材料宽度(即第二固定宽度)增加，并且通过薄膜弥补了因多晶硅刻蚀而导致的侧墙或沟道层等刻蚀不均匀、不充分，确保了后续填充、刻蚀获得的金属栅极宽度一致，有效防止了金属栅极的控制作用失效，从而确保了整个半导体器件电学性能。
附图说明
24.图1为本发明金属栅极制作工艺优化方法的流程图；
25.图2为本发明步骤s1中制作多晶硅栅极后的主视结构示意图；
26.图3为本发明步骤s3中侧墙、刻蚀停止层、层间介质层、多晶硅栅极被研磨后的主视结构示意图；
27.图4为本发明步骤s4中剩余的多晶硅栅极被刻蚀后的主视结构示意图；
28.图5为本发明步骤s5中沉积薄膜后的主视结构示意图；
29.图6为本发明步骤s6中薄膜刻蚀后的主视结构示意图；
30.图7为本发明步骤s7中沉积金属栅材料后的主视结构示意图；
31.图8为本发明步骤s8中层间介质层、刻蚀停止层、侧墙的上表面的金属栅材料以及刻蚀槽中金属栅材料上部被研磨后，形成金属栅极的主视结构示意图。
具体实施方式
32.以下提供了不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
33.针对现有技术中存在的金属栅极制作工艺复杂，多晶硅栅极刻蚀时沟道层及侧墙等易被过刻蚀或刻蚀不均匀、不充分，导致后续获得的金属栅极的宽度不一致或宽度增加，无法满足金属栅极的小尺寸加工要求，并且影响了整个半导体器件的电学性能的问题，本发明提供了一种体硅金属栅极制作工艺优化方法的具体实施例，见图1，该工艺方法的具体步骤包括：s1、提供衬底1，在衬底1上制作多晶硅栅极2，多晶硅栅极2的制作方式主要采用传统工艺实现，即在衬底的上方沉积多晶硅栅极层，采用光刻刻蚀工艺对多晶硅栅极层进行刻蚀，形成多晶硅栅极，见图2。
34.s2、在多晶硅栅极2的外表面依次形成侧墙3、刻蚀停止层4、层间介质层5，其中，侧墙3主要由氮化硅材料形成，刻蚀停止层4的材质为氮化硅，层间介质层5的材质为二氧化硅。其中，依次形成侧墙3、刻蚀停止层4、层间介质层5的具体步骤为：s21，在多晶硅栅极的外表面及衬底的上方沉积第一氮化硅层，采用光刻刻蚀工艺对衬底上方的第一氮化硅进行刻蚀，形成侧墙3；s22，在侧墙3及其两侧的衬底上方沉积第二氮化硅，采用光刻刻蚀工艺形成刻蚀停止层4；s23，在刻蚀停止层4的外表面沉积二氧化硅，形成层间介质层5。在后续多晶硅栅极刻蚀时，层间介质层用于保护其下方的刻蚀停止层不被刻蚀，刻蚀停止层用于保护其下方的衬底等不被刻蚀。
35.s3、采用化学机械研磨工艺对层间介质层5、刻蚀停止层4、侧墙3、多晶硅栅极2的顶端进行依次研磨，直至多晶硅栅极2的顶端暴露，见图3；
36.s4、刻蚀研磨后剩余的多晶硅栅极2，形成第一固定宽度的刻蚀槽6见图4；第一固定宽度设为a，宽度范围为6nm～30nm，本实施例中，优选10nm，采用光刻刻蚀工艺将剩余的多晶硅栅极2去除，形成刻蚀槽6。光刻时，在层间介质层5、刻蚀停止层4、侧墙3、多晶硅栅极2的上方布置掩膜版，掩膜版包括抗反射层、光刻胶层，掩膜版上设置有与多晶硅栅极形状匹配的图型，光刻机中的光源透过掩膜版上的电路图型实现刻蚀槽6的刻蚀成形，即将掩膜版上的电路图形转移至衬底上。
37.s5、沉积薄膜7，使薄膜7覆盖在研磨后的层间介质层5、刻蚀停止层4、侧墙3的上表面及刻蚀槽6的内端面，见图5，本实施例中采用原子层沉积工艺实现薄膜7沉积，薄膜的材料为氮化硅、氧化硅或低介电材料(low-k)材料中的一种或几种，本实施例中优选氮化硅。
38.s6、采用光刻刻蚀工艺对层间介质层5、刻蚀停止层4、侧墙3的上表面的薄膜7及刻蚀槽6内上方的薄膜7进行多次刻蚀，使刻蚀槽内的薄膜7之间的宽度为第二固定宽度，见图6，第二固定宽度设定为b，范围为4nm～28nm，第二固定宽度b根据预获得的金属栅极尺寸确定，本实施例中优选4nm。采用现有的一次刻蚀成型的方式，获得小尺寸栅极的难度较高，而且工艺不稳定，而采用本技术多次刻蚀的方式，一次刻蚀的薄膜厚度有限，误差较小，因此，多次光刻刻蚀的方式有利于控制薄膜的刻蚀精度，确保薄膜被精确刻蚀，从而有利于对第
二固定宽度的精度进行精确控制，以便于获得尺寸较小的金属栅极。
39.s7、沉积金属栅材料8，使金属栅材料8填充于刻蚀槽6内薄膜7的外表面，并使金属栅材料8覆盖在层间介质层、刻蚀停止层、侧墙的上表面，刻蚀槽内的金属栅材料的最小宽度为由薄膜7限定的第二固定宽度b，即刻蚀槽内的金属栅材料的宽度与薄膜之间的间隙宽度相等，见图7。
40.s8、采用化学机械研磨工艺对层间介质层5、刻蚀停止层4、侧墙3的上表面的金属栅材料8以及刻蚀槽6中金属栅材料上部进行研磨，形成金属栅极。具体研磨步骤包括：s81、将侧墙3、刻蚀停止层4、层间介质层5、薄膜7的顶端金属栅材料8进行研磨，使金属栅材料8快速减薄，同时使侧墙3、刻蚀停止层4、层间介质层5暴露；s82、对暴露出的侧墙3、刻蚀停止层4、层间介质层5以及金属栅材料8进行同步研磨，直至侧墙3、刻蚀停止层4、层间介质层5、薄膜7、金属栅材料8的顶端位于同一水平面，见图8，研磨后获得的金属栅材料8即为需求的金属栅极。
41.本技术上述方法通过开设刻蚀槽，在刻蚀槽内沉积薄膜(即采用原子层沉积工艺沉积刻蚀槽侧壁层)的方式对金属栅极的制作尺寸进行控制，薄膜部分刻蚀后，再将金属栅材料填充于第二固定宽度的刻蚀槽内，该第二固定宽度为金属栅极的最终宽度，且根据实际工艺及半导体器件的电学性能需求预先设定，使金属栅极的宽度控制在4nm～28nm范围内，通过本技术金属栅极制作方法使现有的金属栅极宽度缩小到4nm，从而满足了金属栅极的小尺寸加工要求。
42.本技术通过原子层沉积工艺(ald工艺)沉积薄膜，薄膜的设置弥补了因多晶硅刻蚀而导致的侧墙或栅极层底部的沟道层等被过刻蚀，避免了后续沉积的金属栅材料的最小宽度(即第二固定宽度)增加，并且通过薄膜弥补了因多晶硅刻蚀而导致的侧墙或沟道层等刻蚀不均匀、不充分，确保了后续填充、刻蚀获得的金属栅极宽度一致，在满足了金属栅极的小尺寸加工要求的同时，有效防止了金属栅极的控制作用失效，确保了整个半导体器件电学性能。
43.以上的仅是本技术的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。