用于ESD防护的PWELL隔离的栅控二极管触发SCR器件的制作方法

用于esd防护的pwell隔离的栅控二极管触发scr器件
技术领域
1.本发明属于集成电路的静电放电保护领域，具体涉及一种用于esd防护的pwell隔离的栅控二极管触发scr器件。


背景技术：

2.随着集成电路领域的快速发展，集成电路(ic)芯片的集成度日益提高，电子产品的工艺流程及相关应用材料等多样化，生产环节逐渐增加。这一方面使得ic制备工艺的特征尺寸日益缩小，提高了芯片的性能和功耗问题，另一方面也给ic芯片的可靠性带来了挑战，片上ic的静电放电(esd，electro-static discharge)保护设计面临着日渐严峻的挑战。
3.针对ic的不同类型的静电放电(esd)模型、esd保护方法、esd保护器件设计及其相关测试技术均得到快速的发展。一般来说，esd防护器件需要满足透明性、有效性和鲁棒性三个条件，即集成电路正常工作时防护器件应处于关闭状态，当esd脉冲到来时要迅速开启以泄放esd电流，防护器件本身也需要对esd脉冲有一定的抵御能力。从电学特性上可以归结为esd防护器件的触发电压要低于被防护器件的击穿电压，防护器件的维持电压要高于芯片的正常工作电压，为了安全起见，通常还要有10％-15％的安全余量，另外防护器件的二次失效电流要足够高。
4.目前，片上ic常用的esd防护器件主要有二极管、mos管和可控硅(scr)，这些esd防护器件各有利弊，需要根据实际情况的需要来合理选用。二极管结构简单，寄生效应少，常用于低压ic的esd保护，但器件的漏电流较大；mos管具有良好的工艺兼容性，在片上ic的esd保护中应用较为广泛，尤其是nmos，因其在esd保护中综合性能较为折中，较多应用于ic中的各io端口的esd保护。mos器件最大不足之处体现在esd鲁棒性差，占用芯片面积较大。
5.与二极管、mos两器件相比，scr器件在消耗相同芯片面积情况下，具有增强的esd鲁棒性。然而，由于scr结构在esd应力作用下具有深回滞的特点(触发电压高、维持电压低)，容易产生闩锁效应。因此，传统的scr结构一般不能直接用于片上ic的esd保护，通常需要针对不同电路的工作需求，基于传统scr结构进行改进和版图优化设计后才可以适应电路的需求。


技术实现要素：

6.为了解决传统低触发电压scr作为esd防护器件的低维持电压问题，本发明实施例提供一种用于esd防护的pwell隔离的栅控二极管触发scr器件，充分利用scr结构强esd鲁棒性的特点，并通过嵌入栅控二级管，增长寄生scr中三极管基区宽度，使器件在esd脉冲作用下，可形成栅控二级管辅助触发路径和位于表面与埋层的scr触发路径，实现具有低触发、高维持电压以及强esd鲁棒性的esd保护设计方案。
7.实施例提供的用于esd防护的pwell隔离的栅控二极管触发scr器件，包括p衬底，其特征在于，还包括设置于p衬底表面的第一n阱、p阱、第二n阱，分别嵌入所述第一n阱和所
述p阱的第一n+注入区和第二p+注入区，横跨所述第一n阱和所述p阱且嵌入的第一p+注入区，横跨所述p阱和所述第二n阱且嵌入的第三p+注入区，间隔嵌入所述第二n阱的第二n+注入区、第四p+注入区、第三n+注入区；
8.所述第一n阱表面且所述第一n+注入区和所述第一p+注入区之间设有第一薄栅氧化层及覆盖其上的第一多晶硅栅层，所述第二n阱表面且所述第三p+注入区和所述第二n+注入区之间设有第二薄栅氧化层及覆盖其上的第二多晶硅栅；
9.由所述第一n+注入区、所述第一n阱、所述第一薄栅氧化层及覆盖其上的第一多晶硅栅层和所述第一p+注入区构成栅控二极管d2；
10.由所述第三p+注入区、所述第二n阱、所述第二薄栅氧化层及覆盖其上的第二多晶硅栅和所述第二n+注入区构成栅控二极管d1；
11.由所述第二n阱和所述第三n+注入区构成寄生电阻rn1，由所述第四p+注入区、所述第二n阱、所述p阱和所述p衬底构成寄生pnp三极管q1，由所述第四p+注入区、所述第二n阱、所述第三p+注入区构成寄生pnp三极管q2，由所述第二p+注入区、所述p阱和所述第三p+注入区构成寄生电阻rp1，由所述第二n阱、所述p阱和所述第一n阱构成寄生npn三极管q3，所述由p衬底101构成寄生电阻rp2，由所述第一n+注入区与所述第一n阱构成寄生电阻rn2。
12.实施例中，在所述p衬底表面，所述p衬底的左侧边缘与所述第一n阱的左侧边缘相连，所述第一n阱的右侧与所述p阱的左侧相连，所述p阱的右侧与所述第二n阱的左侧相连，所述第二n阱的右侧与所述p衬底的右侧边缘相连。
13.实施例中，在所述第一n阱表面，所述第一薄栅氧化层及覆盖其上的第一多晶硅栅层的左侧与所述第一n+注入区的右侧相连，所述第一薄栅氧化层及覆盖其上的第一多晶硅栅层的右侧与所述第一p+注入区的左侧相连。
14.实施例中，在所述第二n阱表面，所述第二薄栅氧化层及覆盖其上的第二多晶硅栅的左侧与所述第三p+注入区的右侧相连，所述第二薄栅氧化层及覆盖其上的第二多晶硅栅的右侧与所述第二n+注入区的左侧相连。
15.实施例中，所述scr器件用于esd保护时，scr器件的电路连接包括：所述第一n+注入区与第一金属相连，所述第一多晶硅栅与第二金属相连，所述第一p+注入区与第三金属相连，所述第二p+注入区与第四金属相连，所述第三p+注入区与第五金属相连，所述第二多晶硅栅与第六金属相连，所述第二金属、所述第三金属、所述第五金属和所述第六金属均与第十金属相连，所述第一金属和所述第四金属均与第九金属相连，从所述第九金属引出第一电极，用作器件的金属阴极；
16.所述第四p+注入区与第七金属相连，所述第三n+注入区与第八金属相连，所述第七金属和所述第八金属均与第十一金属相连，从所述第十一金属引出第二电极，用作器件的金属阳极。
17.实施例中，当正向的esd应力出现在器件所述金属阳极2时，雪崩击穿首先发生在所述第二n阱与所述第三p+注入区结处，并且所述反向栅控二极管d1立即导通；然后，esd电流通过所述反向栅控二极管d1和所述正向栅控二极管d2到达所述金属阴极，所述第二n阱中的esd电流将在浮空的所述第二n+注入区109聚集；
18.此外，静电放电电流将通过跨接的所述第三p+注入区将电压施加到所述栅控二极管的栅极。
19.实施例中，当esd出现在所述金属阳极上时，所述第二n阱的电位增加；在某一时刻，所述第二n阱与所述第三p+注入区结处由于两个区域的高电场而开始发生雪崩击穿，并将生成电子空穴对；然后，空穴电流通过所述寄生pnp三极管q1、所述寄生pnp三极管q2流入所述p阱，这增加了所述p阱的电位；所述寄生npn三极管q3的发射极-基极结通过所述p阱的电位正向偏置，并导通；从所述q1集电极到阴极的所述q3的电流为所述q1提供正向偏置；所述阳极213处的电压不再需要为所述q1提供偏置。
20.实施例中，通过调整所述p阱的长度、所述第一p+注入区、所述第三p+注入区长度以及所述第二p+注入区与所述第三p+注入区的距离可以实现保持电压的调谐以满足不同的需求。
21.与现有技术相比，本发明具有的有益效果至少包括：
22.本发明中，由所述第一n+注入区、所述第一薄栅氧化层及覆盖其上的第一多晶硅栅层、所述第一p+注入区、所述第三p+注入区、所述第二多晶硅栅及其覆盖的所述第二薄栅氧化层和所述第二n+注入区构成两个栅控二极管，由于所述第三p+注入区的高浓度，其具有低触发电压，由所述第一n阱和所述第一n+注入区构成寄生电阻rn2，由所述第二薄栅氧化层及覆盖其上的第二多晶硅栅与所述第二n阱构成的寄生电容与所述寄生电阻rn2可构成阻容耦合触发网络，降低器件的触发电压，提高器件的开启速度。
23.本发明中，由所述p衬底，所述第一n阱、所述p阱、所述第二n阱、所述第一n+注入区、所述第二p+注入区、所述第三p+注入区、所述第四p+注入区、所述第三n+注入区构成scr路径。由所述第二n阱、所述p阱和所述第一n阱构成寄生npn三极管，由所述第二p+注入区、所述p阱和所述第三p+注入区构成寄生电阻rp1，所述寄生电阻rn2和所述寄生电阻rp1和作为所述寄生npn三极管基区的所述p阱提高了器件维持电压，所述scr路径可增强器件的esd鲁棒性。
附图说明
24.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动前提下，还可以根据这些附图获得其他附图。
25.图1是本发明实施例提供的scr器件的结构剖面示意图；
26.图2是本发明实施例提供的scr用于esd保护的电路连接图；
27.图3是本发明实施例提供的scr在esd应力作用下辅助触发路径的等效电路图；
28.图4是本发明实施例提供的scr器件在esd应力作用下scr触发路径的等效电路图。
29.图5是本发明实施例提供的scr器件与传统低触发电压scr结构对比图；
30.图6是本发明实施例提供的scr器件在正向静电防护时的测试结果对比图。
具体实施方式
31.为使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例对本发明进行进一步的详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本发明，并不限定本发明的保护范围。
32.针对传统scr结构在esd保护中存在的深回滞问题，通过在常规scr上增加p+注入区和第二个n-well以及利用栅控二极管辅助触发，提出了一种具有小电压回滞幅度和强esd鲁棒性的技术方案。一方面，该器件具有栅控二极管的辅助触发路径，可降低器件的触发电压并增加电流泄放能力；另一方面，随着esd应力的增强，该器件位于表面与衬底的scr触发路径开启，有利于增强器件的esd电流泄放能力，提高器件的esd鲁棒性，且通过调整较长寄生三极管基区宽度可提高器件的维持电压，有利于改善esd保护器件存在的深回滞问题。
33.如图1所示的本发明实施例提供的scr器件的内部结构剖面图，如图1所示，实施例设计了一种用于esd防护的pwell隔离的栅控二极管触发scr器件，包括栅控二极管的辅助触发路径和位于表面与衬底的调整了寄生三极管基区宽度的scr触发路径，以降低esd保护器件的触发电压，提高维持电压，减小esd保护器件开启后的电压回滞幅度，增强器件的esd鲁棒性，具体包括：p衬底(p-sub)101，第一n阱(nwell)102、p阱(pwell)103、第二n阱(nwell)104、第一n+注入区105、第一p+注入区106、第二p+注入区107、第三p+注入区108、第二n+注入区109、第四p+注入区110、第三n+注入区111、第一薄栅氧化层112及覆盖其上的第一多晶硅栅层113和第二薄栅氧化层114及覆盖其上的第二多晶硅栅115。
34.在所述p衬底101的表面区域从左至右依次设有所述第一n阱102、所述p阱103和所述第二n阱104，所述p衬底101的左侧边缘与所述第一n阱102的左侧边缘相连，所述第一n阱102的右侧与所述p阱103的左侧相连，所述p阱103的右侧与所述第二n阱104的左侧相连，所述第二n阱104的右侧与所述p衬底101的右侧边缘相连。
35.所述第一n+注入区105和所述第二p+注入区107从表面分别嵌入所述第一n阱102和所述p阱103，所述第二n+注入区109、所述第四p+注入区110、所述第三n+注入区111以间隔方式从表面嵌入所述第二n阱104。所述第一p+注入区106横跨且嵌入所述第一n阱102和所述p阱103。所述第三p+注入区108横跨且嵌入所述p阱103和所述第二n阱104。
36.所述第一薄栅氧化层112及覆盖其上的第一多晶硅栅层113设于所述第一n阱102表面且在所述第一n+注入区105和所述第一p+注入区106之间，具体所述第一薄栅氧化层112及覆盖其上的第一多晶硅栅层113的左侧与所述第一n+注入区105的右侧相连，所述第一薄栅氧化层112及覆盖其上的第一多晶硅栅层113的右侧与所述第一p+注入区106的左侧相连。
37.所述第二薄栅氧化层114及覆盖其上的第二多晶硅栅115设于所述第二n阱104表面且在所述第三p+注入区108和所述第二n+注入区109之间，具体所述第二薄栅氧化层114及覆盖其上的第二多晶硅栅115的左侧与所述第三p+注入区108的右侧相连，所述第二薄栅氧化层114及覆盖其上的第二多晶硅栅115的右侧与所述第二n+注入区109的左侧相连。
38.所述第一薄栅氧化层112及覆盖其上的第一多晶硅栅层113和所述第二薄栅氧化层114及覆盖其上的第二多晶硅栅115的长度满足制备工艺的最小特征尺寸，所述p阱103的长度根据需求进行设计，可增大寄生npn管的基区宽度，提高器件的维持电压。
39.实施例提供的scr器件用于esd保护时，如图2所示，scr器件的电路连接包括：所述第一n+注入区105与第一金属201相连，所述第一多晶硅栅113与第二金属202相连，所述第一p+注入区106与第三金属203相连，所述第二p+注入区107与第四金属204相连，所述第三p+注入区108与第五金属205相连，所述第二多晶硅栅115与第六金属206相连，所述第二金属
202、所述第三金属203、所述第五金属205和所述第六金属206均与第十金属210相连，所述第一金属201和所述第四金属204均与第九金属209相连，从所述第九金属209引出第一电极212，用作器件的金属阴极。
40.所述第四p+注入区110与第七金属207相连，所述第三n+注入区111与第八金属208相连，所述第七金属207和所述第八金属208均与第十一金属211相连，从所述第十一金属211引出第二电极213，用作器件的金属阳极。需要说的是，所有金属选择相同材料。
41.图3是本发明实施例提供的scr器件在esd应力作用下辅助触发路径的等效电路图。如图3所示，由所述第一n+注入区105、所述第一n阱102、所述第一薄栅氧化层112及覆盖其上的第一多晶硅栅层113和所述第一p+注入区106构成栅控二极管d2。由所述第三p+注入区108、所述第二n阱104、所述第二薄栅氧化层114及覆盖其上的第二多晶硅栅115和所述第二n+注入区109构成栅控二极管d1。由所述第二n阱104和所述第三n+注入区111构成寄生电阻rn1，当正向的esd应力出现在器件所述金属阳极213时，雪崩击穿首先发生在所述第二n阱104与所述第三p+注入区108结处，并且所述反向栅控二极管d1立即导通，因为所述第三p+注入区108具有较高的浓度，所以具有较低的触发电压。然后，esd电流通过所述反向栅控二极管d1和所述正向栅控二极管d2到达器件所述金属阴极212，所述第二n阱104中的esd电流将在浮空的所述第二n+注入区109聚集，因为浮空的所述第二n+注入区109掺杂浓度较高。
42.此外，静电放电电流将通过跨接的所述第三p+注入区108将电压施加到所述栅控二极管d1和d2的栅极，这将一方面提高所述栅控二极管d1的电流放电能力，并加速所述栅控二极管d2的导通。另一方面，对于所述栅控二极管d1，由栅极电容和所述第二n+注入区109与所述第二n阱104构成的寄生电阻构成阻容耦合触发网络，降低器件的触发电压，提高器件的开启速度。增加的栅极电压进一步增强了栅极耦合效果，从而提高了所述栅控二极管d1的电流放电能力。对于所述栅控二极管d2，所述第一多晶硅层113减小了所述栅控二极管d2的电流路径长度，并实现以较低的电压触发且在esd压力下响应时间更快。栅极电压加速了这种过程，因此，栅极电压加速了所述栅极二极管d2的导通。一旦所述栅控二极管d2导通，辅助触发的二极管路径开始泄放esd电流，当电流在所述寄生电阻rn1上产生的压降达到0.7v时将触发scr路径以泄放主esd电流。
43.图4是本发明实施例提供的scr器件在esd应力作用下scr触发路径的等效电路图。如图4所示，由所述第二n阱104和所述第三n+注入区111构成寄生电阻rn1，由所述第四p+注入区110、所述第二n阱104、所述p阱103和所述p衬底101构成寄生pnp三极管q1，由所述第四p+注入区110、所述第二n阱104、所述第三p+注入区108构成寄生pnp三极管q2，由所述第二p+注入区107、所述p阱103和所述第三p+注入区108构成寄生电阻rp1，由所述第二n阱104、所述p阱103和所述第一n阱102构成寄生npn三极管q3，由所述p衬底101构成寄生电阻rp2，由所述第一n+注入区105与所述第一n阱102构成寄生电阻rn2。
44.当esd出现在所述金属阳极213上时，所述第二n阱104的电位增加。在某一时刻，所述第二n阱104与所述第三p+注入区108结处由于两个区域的高电场而开始发生雪崩击穿，并将生成电子空穴对。然后，空穴电流通过所述寄生pnp三极管q1、所述寄生pnp三极管q2流入所述p阱103，这增加了所述p阱103的电位。所述寄生npn三极管q3的发射极-基极结通过所述p阱103的电位正向偏置，并导通。从所述q1集电极到阴极的所述q3的电流为所述q1提
供正向偏置。所述阳极213处的电压不再需要为所述q1提供偏置。所以不论是辅助触发的二极管路径泄放的esd电流在所述寄生电阻rn1上产生0.7v的压降，还是所述寄生npn三极管q3的发射极-基极结通过所述p阱103的电位正向偏置都将触发scr路径以泄放主esd电流，故实现了更低的触发电压和更高的鲁棒性。
45.此外，由于从所述两个pnp三极管q1和q2的发射极区域注入自由载流子，因此保持电压取决于所述npn三极管q3和所述pnp三极管q1、q2的基区的空间电荷中和程度。因此，与所述三极管的基极宽度和所述rn2、rp1相关的横向尺寸非常重要。通过调整所述p阱103的长度、所述第一p+注入区106、所述第三p+注入区108长度以及所述第二p+注入区107与所述第三p+注入区108的距离可以实现保持电压的调谐以满足不同的需求。
46.图5是本发明实施例提供的scr器件与传统低触发电压scr结构对比图，图6是本发明实施例提供的scr器件在正向静电防护时的测试结果对比图。由图6可知，当用于正向静电脉冲防护时，传统低触发电压scr结构的维持电压(voltage)约为3v，本实施例提供的scr器件的维持电压约为6v，与传统的scr结构相比，本实施例提供的scr器件的维持电压有明显的提升；传统低触发电压scr的触发电压约为10v，本实施例提供的scr器件的触发电压约为10v，与传统的scr结构相比，本实施例提供的scr器件的触发电压基本相同；同时，根据图6可知，传统低触发电压scr器件的失效电流约为2.6a，而本实施例提供的scr器件的失效电流约为2.6a，相较于传统低触发电压scr结构，本实施例提供的scr器件的失效电流基本相同；即在触发电压和失效电流基本不变的情况下，本实施例提供的scr器件的维持电压相比于传统低触发电压scr结构得到了明显提升。
47.总之，上述实施例提供的scr器件利用栅控二极管降低器件的触发电压，提高器件的开启速度；此外，还结合了scr结构具有较强esd鲁棒性的优势，并通过结构的设计提高了scr维持电压；使实施例提供的scr器件在esd应力作用下，不仅可形成由栅控二极管组成的辅助触发路径，以减小esd保护器件开启后的电压回滞幅度，还可形成高维持电压的scr触发路径，增强器件的esd鲁棒性。
48.以上所述的具体实施方式对本发明的技术方案和有益效果进行了详细说明，应理解的是以上所述仅为本发明的最优选实施例，并不用于限制本发明，凡在本发明的原则范围内所做的任何修改、补充和等同替换等，均应包含在本发明的保护范围之内。