CMOS集成器件的制造方法与流程

本发明涉及半导体，特别涉及一种半cmos集成器件的制造方法。

背景技术：

1、随着集成电路制造技术的不断发展，对芯片集成度的要求也不断提高，在通过cmos工艺平台制作的芯片中，要求同时集成有核心mos器件(coremosdevices)和输入/输出mos器件(i/omosdevices)。尤其对于输入/输出mos器件，在通过cmos工艺平台制作的芯片中要求集成有多个，且多个输入/输出mos器件需要具有不同的工作电压，以满足芯片适应性的需要。例如需要同时提供工作电压为1.5v和3.3v的输入/输出mos器件。并且，在集成电路亚微米以及深亚微米时代中，随着栅极长度/沟道长度的减小，在技术上需要面对的主要问题包括穿通和沟道电场，这些问题会导致的热载流子效应(hotcarrierinjection，hci)。即由于耗尽区宽度延展进入沟道，导致有效沟道长度变窄，等效加在沟道上的电场则增加，导致沟道载流子碰撞从而增加产生新电子空穴对，进而形成热载流子掺杂效应。为了抑制hci，通过在高掺杂的源极/漏极上制作浅掺杂漏(lowdoped drain，ldd)和晕环离子注入(pocketimplant)以降低沟道区域的耗尽区宽度。

2、然而，对于以上具有不同工作电压的输入/输出mos器件，其对制作工艺的要求是不同的，若且工艺之间兼容性较差，若单独制作则会使得光刻次数增多工艺成本增加。因此，在现有技术中，为了降低具有不同工作电压的输入/输出mos器件的制造成本，l90工艺平台为了节省光罩(1p4m,19ml)，提出去掉3.3vn/pwellph和lddph4层光罩的方案，即，1.5v/3.3vcmos管共用阱well光罩和离子注入imp条件，并且3.3vnmos使用1.5vpldd0pocketimp(as160kev)打穿gpl(gateploy)来提升器件速度。

3、具体的，在其提出的通过3.3v的nmos器件和1.5v的pmos器件共用1.5v的pmos器件的晕环离子注入光罩(pocketimplant)进行离子注入，调节cmos器件的阈值电压和饱和电流的过程中，由于其进行的晕环离子注入的离子会穿过栅极进入沟道中，而栅极多晶硅膜层的均匀性和厚度会对离子注入的浓度有影响，因此，栅极多晶硅膜层的均匀性和厚度会对cmos器件，尤其是1.5vpmos器件的器件稳定性尤为重要。

4、因此，在现有技术中在形成l90平台时只能利用炉管的一个位置形成的cmos器件栅极的均匀性差形成方法，将无法保证形成的cmos集成器件的器件稳定性达到设计要求。

技术实现思路

1、本发明的目的在于提供一种cmos集成器件的制造方法，以解决现有技术中由于采用炉管形成cmos集成器件中的栅极结构的栅极层厚度不均匀，导致的cmos集成器件的器件稳定性差的技术问题。

2、为解决上述技术问题，本发明提供一种cmos集成器件的制造方法，包括如下步骤：

3、提供一半导体衬底，所述半导体衬底包括工作电压为低阈值电压的第一cmos器件区和工作电压为正常阈值电压的第二cmos器件区，其中每个cmos器件区均包括pmos区和nmos区，且在各个所述pmos区和所述nmos区的半导体衬底上形成有相应的栅极结构；

4、在所述半导体衬底的表面上形成将各所述栅极结构掩埋在内的侧墙材料层，并对所述侧墙材料层进行刻蚀补偿工艺，以在各所述栅极结构的两侧侧壁上形成相应的侧墙结构，其中所述刻蚀补偿工艺包括刻蚀时长不同的主刻蚀和过刻蚀；

5、在所述半导体衬底的表面上形成图形化的光刻胶层，所述光刻胶层中形成有对准所述第一cmos器件区的pmos区的第一注入窗口，以及，对准所述第二cmos器件区的nmos区的第二注入窗口；

6、以所述光刻胶层和所述栅极结构为掩膜，采用n型离子对所述第一注入窗口和所述第二注入窗口下方的半导体衬底进行离子注入，以在所述第一cmos器件区的pmos区中形成n型晕环离子注入区，和在所述第二cmos器件区的nmos区中形成n型浅掺杂离子注入区。

7、进一步的，所述第一cmos器件区的工作电压可以为1.5v，所述第二cmos器件区的工作电压可以为3.3v。

8、进一步的，所述侧墙材料层可以为依次堆叠的氧化物层-氮化物层-氧化物层的组合膜层。

9、进一步的，对所述侧墙材料层进行刻蚀补偿工艺，以在各所述栅极结构的两侧侧壁上形成相应的侧墙结构的步骤，可以包括：

10、根据栅极结构中栅极层的厚度和预置的刻蚀补偿参数确定公式，确定形成栅极结构两侧侧壁上的侧墙结构所需的主刻蚀时间和过刻蚀时间；

11、依据所述主刻蚀时间和过刻蚀时间，对各所述栅极结构进行刻蚀补偿工艺，在各所述栅极结构的两侧侧壁上形成相应的侧墙结构。

12、进一步的，所述预置刻蚀补偿参数确定公式可以为：

13、pi×3+si×x％

14、其中，pi可以为mos管的栅极层厚度为时，栅极层对mos管的器件性能的第一影响因子；si可以为刻蚀补偿工艺中的过刻蚀时间占总刻蚀时间的比例为1％时，刻蚀补偿工艺对mos管的器件性能的第二影响因子，x％可以为刻蚀补偿工艺中的过刻蚀时间占总刻蚀时间的比例百分比，其中i用于区别不同工作电压所对应的nmos管或pmos管。

15、进一步的，所述对所述侧墙材料层进行刻蚀补偿工艺，以在各所述栅极结构的两侧侧壁上形成相应的侧墙结构的步骤，可以包括：

16、针对工作电压为1.5v的pmos区，确定该pmos管的饱和电流与其栅极层的不同厚度的线性关系曲线图的第一斜率以及饱和电流和过刻蚀刻蚀时长曲线图的第二斜率，并将所述第一斜率和第二斜率作为第一影响因子和第二影响因子带入所述预置刻蚀补偿参数确定公式，以确定出当预置刻蚀补偿参数确定公式的取值为零时x％的参数值；

17、利用工作电压为1.5v的pmos区的mos管确定出的x％参数值，确定所述主刻蚀时间和过刻蚀时间，并对所述侧墙材料层进行刻蚀补偿工艺，以在各所述栅极结构的两侧侧壁上形成相应的侧墙结构。

18、进一步的，在形成所述侧墙结构之后，以所述侧墙结构和所述栅极结构为掩膜，在各个所述栅极结构两侧的半导体衬底内形成源区和漏区。

19、进一步的，在以以所述光刻胶层和所述栅极结构为掩膜，采用n型离子对所述第一注入窗口和所述第二注入窗口下方的半导体衬底进行离子注入的步骤中所述n型离子注入的注入能量可以为：150kev～190kev，注入剂量可以为1e13～8e13。

20、进一步的，所述n型离子可以包括磷、砷和锑中的至少一种。

21、进一步的，所述栅极结构中的栅极层的厚度范围具体可以为：

22、与现有技术相比，本发明技术方案至少具有如下有益效果之一：

23、在本发明提供的cmos集成器件的制造方法中，其针对现有技术中l90工艺平台为了节省光罩(1p4m,19ml)，而提出去掉3.3vn/pwellph和lddph4层光罩的方案，即，1.5v/3.3vcmos管共用阱well光罩和离子注入imp条件，并且3.3vnmos使用1.5vpldd0pocketimp(as160kev)打穿gpl(gateploy)来提升器件速度的过程中，由于栅极多晶硅膜层的均匀性差，导致的cmos集成器件的器件稳定性差的问题，提出了可以通过在形成栅极结构侧壁上的侧墙结构的工艺采用刻蚀补偿工艺的方式，来灵活的调整侧墙结构沿平行于半导体衬底表面方向的长度，以实现动态调整cmos集成器件的沟道有效长度，进而稳定cmos集成器件的稳定性。

24、进一步的，由于本发明通过特定的刻蚀补偿工艺形成侧墙结构，进而有效的缩短了cmos集成器件的沟道长度，进而加快了cmos集成器件的执行速度。