半导体结构的制作方法

1.本发明涉及半导体领域，尤其涉及一种半导体结构。


背景技术：

2.横向扩散金属氧化物半导体(laterally-diffused metal-oxide semiconductor，简称ldmos)器件既具有分立器件高电压和大电流特点，又汲取了低压集成电路高密度智能逻辑控制的优点，能够单芯片实现原来多个芯片才能完成的功能，大大缩小了面积，降低了成本，提高了能效，符合现代电力电子器件小型化、智能化以及低能耗的发展方向。导通电阻是衡量横向扩散金属氧化物半导体器件的关键参数。
3.现有的横向扩散金属氧化物半导体器件的性能还有待提升。


技术实现要素：

4.本发明解决的技术问题是提供一种半导体结构，以提升横向扩散金属氧化物半导体器件的性能。
5.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底，所述衬底包括垂直堆叠的第一区和位于第一区上的第二区，所述第二区包括漂移区和体区，所述漂移区和体区沿平行于衬底表面的方向排列，所述漂移区内具有第一离子；位于衬底上的栅极结构，所述栅极结构横跨所述漂移区和体区；位于衬底内的结隔离结构，所述结隔离结构内具有第二离子，所述第二离子的导电类型与第一离子的导电类型相反，所述结隔离结构位于部分所述漂移区内和部分所述第一区内。
6.可选的，还包括：位于体区内的源区，所述源区与栅极结构相邻；位于漂移区内的漏区，所述结隔离结构位于漏区和体区之间。
7.可选的，所述结隔离结构距漂移区表面的间距沿源区到漏区的方向上逐渐增大。
8.可选的，所述结隔离结构的宽度沿源区到漏区的方向上逐渐减小。
9.可选的，沿源区到漏区的方向上，所述结隔离结构包括两个或两个以上宽度依次减小的结隔离区。
10.可选的，所述结隔离结构包括第一结隔离区、第二结隔离区和第三结隔离区，所述第一结隔离区、第二结隔离区和第三结隔离区沿源区到漏区的方向上依次排布，所述第一结隔离区距漂移区表面的间距小于所述第二结隔离区距漂移区表面的间距，所述第二结隔离区距漂移区表面的间距小于所述第三结隔离区距漂移区表面的间距。
11.可选的，所述第一结隔离区的宽度大于第二结隔离区的宽度，所述第二结隔离区的宽度大于第三结隔离区的宽度，所述第一结隔离区、第二结隔离区和第三结隔离区的宽度方向为与排布方向垂直的方向。
12.可选的，所述第一结隔离区的宽度、第二结隔离区的宽度以及第三结隔离区的宽度相等。
13.可选的，所述结隔离结构内第二离子的掺杂浓度大于或等于漂移区内第一离子的
掺杂浓度。
14.可选的，所述源区和漏区内具有第一掺杂离子，所述第一掺杂离子的导电类型与第一离子的导电类型相同。
15.可选的，所述体区内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一离子的导电类型相反。
16.可选的，所述第一离子的导电类型包括n型，所述第一离子包括磷离子或砷离子。
17.可选的，所述第二离子的导电类型包括p型，所述第二离子包括硼离子或铟离子。
18.可选的，所述漂移区包括第一漂移区和第二漂移区，所述第一漂移区位于体区和第二漂移区之间；所述漏区位于第二漂移区内。
19.可选的，所述第二漂移区内第一离子的浓度大于和第一漂移区内第一离子的浓度。
20.可选的，还包括：位于第一漂移区内的浅沟槽隔离结构，所述浅沟槽隔离结构的深度小于第一漂移区的深度，所述第一漂移区表面暴露出所述浅沟槽隔离结构，所述沟槽隔离结构与体区之间具有间距；所述漏区与浅沟槽隔离结构相邻。
21.可选的，所述浅沟槽隔离结构的材料包括氧化硅。
22.可选的，所述栅极结构包括：位于部分漂移区表面、部分浅沟槽隔离结构表面以及部分体区表面的栅介质层；位于栅介质层上的栅极层；所述半导体结构还包括：位于栅极结构侧壁的侧墙结构。
23.与现有技术相比，本发明的技术方案具有以下有益效果：
24.本发明的技术方案的半导体结构，所述结隔离结构内的第二离子与漂移区内第一离子的导电类型相反，从而在不改变漂移区长度的情况下，所述结隔离结构能够减小漂移区的比导通电阻；同时，所述结隔离结构位于部分所述漂移区内和部分所述第一区内，从而所述结隔离结构不会影响源区到漏区之间的电路导通，保证了半导体结构的性能。
25.进一步，所述结隔离结构距漂移区表面的间距沿源区到漏区的方向上逐渐增大。由于所述半导体结构靠近漏区的电场强度较大，电流密度较为集中，所述结隔离结构距漂移区表面的间距沿源区到漏区的方向上逐渐增大，即靠近漏区的结隔离结构距漂移区表面的间距最大，从而靠近漏区的电流路径较宽，能够减小靠近漏区的漂移区内的电流密度，避免靠近漏区的漂移区内电流密度过大时容易被击穿的情况。
26.进一步，所述结隔离结构的宽度沿源区到漏区的方向上逐渐减小。所述结隔离结构也能与漂移区互为耗尽区，所述结隔离结构的宽度有变化，能够尽可能设置较大区域的结隔离结构，使得结隔离结构内与漂移区反型的第二离子更多，从而使得漂移区的耗尽能力更强，器件的可靠性更好。进一步，所述结隔离结构包括两个或两个以上宽度依次减小的结隔离区。多个结隔离区的宽度沿源区到漏区的方向上依次减小，从而漂移区内电流的变化平缓，半导体器件的可靠性性能提升。
27.进一步，所述结隔离结构内第二离子的掺杂浓度大于或等于漂移区内第一离子的掺杂浓度。所述结隔离结构内的第二离子与第一离子互为反型离子，所述结隔离结构与漂移区也能够相互形成耗尽区，所述结隔离结构内第二离子的掺杂浓度大于或等于漂移区内第一离子的掺杂浓度，从而能够保证不同结隔离结构上面的不同纵向宽度的漂移区能够充分形成耗尽区。
附图说明
28.图1是本发明实施例中半导体结构的结构示意图。
具体实施方式
29.如背景技术所述，现有的横向扩散金属氧化物半导体器件的性能还有待提升。
30.具体地，n型ldmos器件为了实现关态所需耐压要求，一般需要漂移区长以及漂移区掺杂浓度小，以使漂移区具有较高的耐击穿电压，使得体区到漂移区的电子能够耗尽。而为了实现低的比导通电阻，需要漂移区短且漂移区掺杂浓度大。因此，ldmos器件的耐压需求与比导通电阻的需求对漂移区的要求是相反的。需要一种ldmos器件同时满足高耐压需求与低比导通电阻的需求。
31.为了解决上述问题，本发明技术方案提供一种半导体结构，所述结隔离结构内的第二离子与漂移区内第一离子的导电类型相反，从而在不改变漂移区长度的情况下，所述结隔离结构能够减小漂移区的比导通电阻；同时，所述结隔离结构位于部分所述漂移区内和部分所述第一区内，从而所述结隔离结构不会影响源区到漏区之间的电路导通，保证了半导体结构的性能。
32.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
33.图1是本发明实施例中半导体结构的结构示意图。
34.请参考图1，所述半导体结构包括：衬底100，所述衬底100包括垂直堆叠的第一区i和位于第一区i上的第二区ii，所述第二区ii包括漂移区和体区103，所述漂移区和体区103沿平行于衬底100表面的方向排列，所述漂移区内具有第一离子；
35.位于衬底100上的栅极结构，所述栅极结构横跨所述漂移区和体区103；
36.位于衬底100内的结隔离结构，所述结隔离结构内具有第二离子，所述第二离子的导电类型与第一离子的导电类型相反，所述结隔离结构位于部分所述漂移区内和部分所述第一区i内。
37.在本实施例中，所述第一离子的导电类型包括n型，所述第一离子包括磷离子或砷离子；所述第二离子的导电类型包括p型，所述第二离子包括硼离子或铟离子。
38.在本实施例中，所述结隔离结构通过向衬底100内离子注入形成。所述结隔离结构的材料为掺杂有第二离子的衬底100材料。
39.所述半导体结构，所述结隔离结构内的第二离子与漂移区内第一离子的导电类型相反，从而在不改变漂移区长度的情况下，所述结隔离结构能够减小漂移区的比导通电阻；同时，所述结隔离结构位于部分所述漂移区内和部分所述第一区i内，从而所述结隔离结构不会影响源区到漏区之间的电路导通，保证了半导体结构的性能。
40.在本实施例中，所述衬底100的材料包括硅。
41.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
42.请继续参考图1，在本实施例中，所述半导体结构还包括：位于体区103内的源区107，所述源区107与栅极结构相邻；位于漂移区内的漏区108，所述结隔离结构位于漏区108
和体区103之间。
43.在本实施例中，所述体区103内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一离子的导电类型相反。所述第二掺杂离子的导电类型包括p型，所述第二离子包括硼离子或铟离子。
44.在本实施例中，所述源区107和漏区108内具有第一掺杂离子，所述第一掺杂离子的导电类型与第一离子的导电类型相同。所述第一掺杂离子的导电类型包括n型，所述第一离子包括磷离子或砷离子。
45.在本实施例中，所述漂移区包括第一漂移区101和第二漂移区102，所述第一漂移区101位于体区103和第二漂移区102之间；所述漏区108位于第二漂移区102内。
46.在本实施例中，所述第二漂移区102内的第一离子的浓度大于第一漂移区101内第一离子的浓度。。可以避免器件开启时电流在漏区108的过于集中。
47.在本实施例中，所述第二漂移区102内的第一离子的浓度与第一漂移区101内第一离子的浓度的比值为大于1.5。
48.在本实施例中，所述结隔离结构距漂移区表面的间距沿源区107到漏区108的方向上逐渐增大。
49.由于所述半导体结构靠近漏区108的电场强度较大，电流密度较为集中，所述结隔离结构距漂移区表面的间距沿源区到漏区108的方向上逐渐增大，即靠近漏区108的结隔离结构距漂移区表面的间距最大，从而靠近漏区108的电流路径较宽，能够减小靠近漏区108的漂移区内的电流密度，避免靠近漏区108的漂移区内电流密度过大时容易被击穿的情况。
50.在本实施例中，所述结隔离结构的宽度沿源区107到漏区108的方向上逐渐减小。。所述结隔离结构也能与漂移区互为耗尽区，所述结隔离结构的宽度有变化，能够尽可能设置较大区域的结隔离结构，使得结隔离结构内与漂移区反型的第二离子更多，从而使得漂移区的耗尽能力更强，器件的可靠性更好。
51.在本实施例中，沿源区107到漏区108的方向上，所述结隔离结构包括两个或两个以上宽度依次减小的结隔离区。
52.多个结隔离区的宽度沿源区107到漏区108的方向上依次减小，从而第一漂移区101内电流的变化平缓，半导体器件的可靠性性能提升。
53.在本实施例中，所述结隔离结构包括第一结隔离区104、第二结隔离区105和第三结隔离区106，所述第一结隔离区104、第二结隔离区105和第三结隔离区106沿源区107到漏区108的方向上依次排布，所述第一结隔离区104距漂移区表面的间距小于所述第二结隔离区105距漂移区表面的间距，所述第二结隔离区105距漂移区表面的间距小于所述第三结隔离区106距漂移区表面的间距。
54.所述第三结隔离区106靠近漏区108，所述第三结隔离区106距漂移区表面的间距最大，从而能够增大靠近漏区108的电流路径，减小靠近漏区108的漂移区内的电流密度，避免靠近漏区108的漂移区内电流密度过大时容易被击穿的情况。
55.在本实施例中，所述第一结隔离区104的宽度大于第二结隔离区105的宽度，所述第二结隔离区105的宽度大于第三结隔离区106的宽度，所述第一结隔离区104、第二结隔离区105和第三结隔离区106的宽度方向为与排布方向垂直的方向。
56.在其他实施例中，所述第一结隔离区的宽度、第二结隔离区的宽度以及第三结隔
离区的宽度相等。
57.在本实施例中，所述结隔离结构内第二离子的掺杂浓度大于或等于第一漂移区101内第一离子的掺杂浓度。所述结隔离结构内的第二离子与第一离子互为反型离子，所述结隔离结构与漂移区也能够相互形成耗尽区，所述结隔离结构内第二离子的掺杂浓度大于或等于第一漂移区101内第一离子的掺杂浓度，从而能够保证不同结隔离结构上面的不同纵向宽度的第一漂移区101能够充分形成耗尽区。
58.在本实施例中，所述半导体结构还包括：位于第一漂移区101内的浅沟槽隔离结构109，所述浅沟槽隔离结构109的深度小于第一漂移区101的深度，所述第一漂移区101表面暴露出所述浅沟槽隔离结构109，所述沟槽隔离结构109与体区103之间具有间距；所述漏区108与浅沟槽隔离结构109相邻。
59.所述浅沟槽隔离结构109用于实现器件有源区之间的隔离，同时能够增加漂移区的有效长度，提高器件的击穿电压。
60.在本实施例中，所述浅沟槽隔离结构109的材料包括氧化硅。
61.在本实施例中，所述栅极结构包括：位于部分漂移区表面、部分浅沟槽隔离结构209表面以及部分体区103表面的栅介质层110；位于栅介质层110上的栅极层111；所述半导体结构还包括：位于栅极结构侧壁的侧墙结构112。
62.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。