一种抗单粒子烧毁的沟槽栅功率MOSFET器件及其制备方法

一种抗单粒子烧毁的沟槽栅功率mosfet器件及其制备方法
技术领域
1.本发明涉及功率半导体器件抗辐射加固技术领域，尤其涉及一种抗单粒子烧毁的沟槽栅功率mosfet器件及其制备方法。


背景技术：

2.功率mosfet器件具有驱动电流大、击穿电压高、速度快、功耗低、输出功率大等优点，可实线不同范围内的功率控制和转换，广泛应用于消费电子、工业设备与航天航空领域，在空间应用领域具有巨大的开发潜力。功率半导体器件通常具有小尺寸及工作电压高的特点，其工作稳定性容易受到空间自然辐射环境的影响，特别是单粒子烧毁(single event burnout,seb)效应的触发。seb通常由重离子辐射引发，当重离子垂直入射到关闭状态设备中时，沿入射轨迹会产生大量电子-空穴对，由于柯克效应，漂移/衬底均匀结处会产生峰值电场和剧烈的冲击电离，导致强烈的局部加热。且器件内部存在强电场，使得空穴通过p-body区流向源极金属，电子流向漏极金属。空穴电流触发寄生双极结型晶体管(bipolar junction transistor,bjt)，放大器件内部电流，因电流热效应产生更多的热量，并由于热击穿而导致seb效应。
3.自从seb发现以来，许多seb加固方法并广泛研究并提出。例如，在器件内部进行p
+
源区扩展、在n-漂移区和衬底之间引入缓冲层以及在漂移区引入少子寿命复合中心等方法，都可以有效地提高器件的抗seb能力，但同时也牺牲了器件的基本电学特性。例如，p
+
源区扩展的方法容易引起沟道区载流子浓度的减小，可使器件的正向导通电流密度降低；缓冲层的引入在降低衬底结峰值电场的同时也伴随着正向导通电阻的增加；少子寿命复合中心的引入一定会引起器件反向泄露电流密度的增加，这将导致功耗的增大，不满足宇航用半导体器件对低功耗的要求。且目前针对功率半导体器件的抗单粒子烧毁加固结构主要集中在平面栅功率mosfet器件上，缺少对于沟槽栅功率mosfet器件的抗单粒子烧毁加固结构。


技术实现要素：

4.本发明提供一种抗单粒子烧毁加固的沟槽栅功率mosfet器件及其制备方法，以克服现有seb加固结构会牺牲器件的基本电学特性的问题。
5.为了实现上述目的，本发明的技术方案是：
6.一种抗单粒子烧毁加固的沟槽栅功率mosfet器件，包括：
7.n型衬底区；
8.n型漂移区，所述n型漂移区在所述n型衬底区的上表面；
9.n型多晶硅，所述n型多晶硅在所述n型漂移区上方的中间的深沟槽内；
10.电流扩展层，所述电流扩展层在所述n型漂移区的上表面、所述n型多晶硅的两侧；
11.硼掺杂区，所述硼掺杂区在所述电流扩展层的上表面、所述n型多晶硅的两侧；
12.p型高浓度掺杂区和n型高浓度源区，所述p型高浓度掺杂区在所述n型多晶硅和所
述n型高浓度源区之间；
13.漏极，所述漏极在所述n型衬底区的下方；
14.源极，所述源极在所述n型多晶硅、p型高浓度掺杂区和n型高浓度源区的上方；
15.栅极，所述栅极在所述电流扩展层的上方并与所述n型高浓度源区和所述硼掺杂区相连，且所述栅极以所述n型多晶硅为中心对称设置；
16.p型屏蔽区，所述p型屏蔽区分别在所述n型多晶硅和n型漂移区之间、所述栅极和电流扩展层之间。
17.进一步地，所述深沟槽深度为4.4μm，宽度为2μm；
18.所述深沟槽中氧化层的厚度为0.1μm，n型多晶硅的深度为3.9μm，宽度为1.8μm。
19.进一步地，所述电流扩展层的外延宽度为8.4μm，整体外延厚度为1.8μm，离子掺杂浓度为5
×
10
16
cm-3
。
20.进一步地，所述p型屏蔽区的宽度为2μm，厚度为0.4μm，离子掺杂浓度为7
×
10
17
cm-3
。
21.进一步地，一种抗单粒子烧毁加固的沟槽栅功率mosfet器件的制备方法，包括以下步骤：
22.s1、制备功率mosfet器件所需的p型衬底区，在所述p型衬底区的上表面经多次外延依次形成p型漂移区、电流扩展层和硼掺杂区；
23.s2、通过离子注入的方式在所述硼掺杂区上表面的中间形成p型高浓度掺杂区，再次通过离子注入的方式在所述p型高浓度掺杂区的两侧形成n型高浓度源区；
24.s3、利用刻蚀技术在所得元器件顶部中间位置刻蚀深沟槽，在顶部两侧位置刻蚀浅沟槽；
25.s4、通过离子注入的方式分别在所述深沟槽底部和所述浅沟槽底部形成p型屏蔽区；
26.s5、利用热氧化技术在所述深沟槽中形成n型多晶硅，在所述浅沟槽中形成栅极；
27.s6、将所述n型多晶硅、p型高浓度掺杂区和n型高浓度源区上表面金属化形成源极，将所述n型衬底区的下表面金属化形成漏极。
28.有益效果：本发明通过在功率mosfet器件中心位置形成深沟槽并通过离子注入在深沟槽下方形成p型屏蔽区和n型多晶硅，以及在硼掺杂区下方形成电流扩展层，能够在不牺牲电学特性的前提下显著提高器件的抗单粒子烧毁能力。
附图说明
29.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
30.图1为传统沟槽栅功率mosfet器件结构示意图；
31.图2为本发明的抗单粒子烧毁加固的沟槽栅功率mosfet器件结构示意图；
32.图3为本发明制备方法中步骤s1对应的结构示意图；
33.图4为本发明制备方法中步骤s2对应的结构示意图；
34.图5为本发明制备方法中步骤s3对应的结构示意图；
35.图6为本发明制备方法中步骤s4对应的结构示意图；
36.图7为本发明制备方法中步骤s5对应的结构示意图；
37.图8为本发明制备方法中步骤s6对应的结构示意图；
38.图9为传统沟槽栅功率mosfet器件结构的温度仿真图；
39.图10为本发明加固结构的温度仿真图；
40.图11为本发明制备方法流程图。
具体实施方式
41.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
42.实施例1
43.本实施例提供了一种抗单粒子烧毁加固的沟槽栅功率mosfet器件，包括：
44.n型衬底区100；
45.n型漂移区101，所述n型漂移区101在所述n型衬底区100的上表面；
46.n型多晶硅102，所述n型多晶硅102在所述n型漂移区101上方的中间的深沟槽内；
47.电流扩展层103，所述电流扩展层103在所述n型漂移区101的上表面、所述n型多晶硅102的两侧；
48.硼掺杂区104，所述硼掺杂区104在所述电流扩展层103的上表面、所述n型多晶硅102的两侧；
49.p型高浓度掺杂区105和n型高浓度源区106，所述p型高浓度掺杂区105在所述n型多晶硅102和所述n型高浓度源区106之间；
50.漏极200，所述漏极200在所述n型衬底区100的下方；
51.源极201，所述源极201在所述n型多晶硅102、p型高浓度掺杂区105和n型高浓度源区106的上方；
52.栅极202，所述栅极202在所述电流扩展层103的上方并与所述n型高浓度源区106和所述硼掺杂区104相连，且所述栅极202以所述n型多晶硅102为中心对称设置；
53.p型屏蔽区203，所述p型屏蔽区203分别在所述n型多晶硅102和n型漂移区101之间、所述栅极202和电流扩展层103之间。
54.具体地，如图2所示为本发明抗单粒子烧毁加固的沟槽栅功率mosfet器件元胞结构示意图，如图1所示为传统的沟槽栅功率mosfet器件元胞结构示意图，图2与图1不同的是，在n型漂移区101上方的中间位置开设有深沟槽，深沟槽中沉积有n型多晶硅102，在n型多晶硅102的两侧分别有两组电流扩展层103、两组硼掺杂区104、两组p型高浓度掺杂区105和两组n型高浓度源区106，器件的顶部左右两侧分别设有栅极202。
55.具体地，采用仿真验证的方式对图1和图2两种结构进行对比研究：选用1800v沟槽栅功率mosfet器件，传统结构的元胞宽度为8.4μm，厚度为28.5μm，漂移区的离子掺杂浓度为5
×
10
15
cm-3
；本发明结构的元胞宽度为8.4μm，厚度为28.5μm，漂移区离子掺杂浓度为3
×
10
15
cm-3
。入射离子线性能量转移值(linear energy transfer,let)为0.5pc/μm，入射轨迹选取为n型高浓度源区106上方，即垂直入射且贯穿整个器件，入射离子产生的电荷密度为高斯分布，其参数为：轨迹半径为0.05μm，电荷产生的初始时间为4
×
10-12
s，高斯函数的宽度为2
×
10-12
s。
56.在本实施例中，如图9所示，当入射离子let值为0.5pc/μm，漏极电压为1500v，入射位置位于n型高浓度源区上方且垂直于器件表面时，图1所示结构的seb器件全局温度最高超过3000k，并随着时间的变化温度继续升高，远远高于碳化硅的升华温度2200k，器件发生热击穿；
57.如图10所示，当入射离子let值为0.5pc/μm，漏极电压为1500v，入射位置位于n型高浓度源区上方且垂直于器件表面时，图2所示结构的seb器件全局温度最高可降低至2200k，不高于碳化硅的升华温度2200k，未发生热击穿，正是由于图2结构在器件中心位置形成n型多晶硅102，可以有效的调制器件内部电场，使重离子入射轨迹上的电场分布更加平滑，降低了器件功率密度从而降低局部高温；n型多晶硅与源极201连接，在器件内部产生横向电场，改变空穴流向，避免大量空穴流入硼掺杂区104从而触发寄生双极晶体管，使器件内部电流密度大幅下降，从而降低因电流热效应而产生的热量。沟槽下方p型屏蔽区203用于保护沟槽氧化层处免受高电场的影响，电流扩展层103可以有效地提高器件的正向导通能力，能够在不牺牲基础电学特性的前提下，显著提高器件的抗单粒子烧毁能力。
58.实施例2
59.本实施例提供了一种抗单粒子烧毁加固的沟槽栅功率mosfet器件的制备方法，如图11所示，包括以下步骤：
60.s1、制备功率mosfet器件所需的p型衬底区100，在所述p型衬底区100的上表面经多次外延依次形成n型漂移区101、电流扩展层103和硼掺杂区104；
61.s2、通过离子注入的方式在所述硼掺杂区104上表面的中间形成p型高浓度掺杂区105，再次通过离子注入的方式在所述p型高浓度掺杂区105的两侧形成n型高浓度源区106；
62.s3、利用刻蚀技术在所得元器件顶部中间位置刻蚀深沟槽，在顶部两侧位置刻蚀浅沟槽；
63.s4、通过离子注入的方式分别在所述深沟槽底部和所述浅沟槽底部形成p型屏蔽区203；
64.s5、利用热氧化技术在所述深沟槽中形成n型多晶硅102，在所述浅沟槽中形成栅极202；
65.s6、将所述n型多晶硅102、p型高浓度掺杂区105和n型高浓度源区106上表面金属化形成源极201，将所述n型衬底区100的下表面金属化形成漏极200。
66.所述深沟槽深度为4.4μm，宽度为2μm；
67.所述深沟槽中氧化层的厚度为0.1μm，n型多晶硅的深度为3.9μm，宽度为1.8μm；
68.所述电流扩展层103的外延宽度为8.4μm，整体外延厚度为1.8μm，离子掺杂浓度为5
×
10
16
cm-3
；
69.所述p型屏蔽区203的宽度为2μm，厚度为0.4μm，离子掺杂浓度为7
×
10
17
cm-3
。
70.具体地，如图3所示，
71.具体地，如图6所示，对应步骤s4，通过离子注入的方式在上述所得深沟槽底部和
浅沟槽底部形成p型屏蔽区203，p型屏蔽区203的宽度为2μm，厚度为0.4μm，离子掺杂浓度为7
×
10
17
cm-3
。
72.具体地，如图7所示，对应步骤s5，利用热氧化技术在所得深沟槽中形成n型多晶硅102，在所得浅沟槽中形成栅极202，其中深沟槽中氧化层的厚度为0.1μm，n型多晶硅102的深度为3.9μm，宽度为1.8μm。
73.具体地，如图8所示，对应步骤s6，最后将所得元器件的上表面金属化形成源极201，下表面金属化形成漏极200即可得到本发明的加固结构功率mosfet器件。
74.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。