封装结构及其制造方法与流程

1.本公开实施例涉及半导体领域，特别涉及一种封装结构及其制造方法。


背景技术：

2.封装结构是一种半导体器件被配置用作电子产品的一部分的结构。为了满足小型化和高度集成化封装结构的需求，目前提出层叠封装的概念，层叠封装具有堆叠的多个芯片，可以在具有较小的占用面积的同时满足快速处理大容量数据的需求。
3.通常的，层叠封装的封装结构包括基板以及堆叠在基板上的多个芯片。对于包括多个层叠芯片的封装结构的制造，封装结构制造的效率较低，并且制造出的封装结构的良率不高。另外，随着芯片堆叠层数的增多，也会引发一系列的问题。


技术实现要素：

4.本公开实施例提供一种封装结构及其制造方法，至少有利于提升制造封装结构的效率。
5.根据本公开一些实施例，本公开实施例一方面提供一种封装结构的制造方法，包括：提供多个堆叠件，每一所述堆叠件包括多个沿第一方向层叠的芯片，每一所述芯片均具有导电层，且不同的所述芯片的所述导电层沿所述第一方向排布；提供载板，所述载板具有承载面；进行第一键合处理，将多个所述堆叠件键合至所述承载面，在所述第一键合处理之后，每一所述堆叠件中，不同的所述芯片沿第二方向排布，不同的所述芯片的所述导电层沿所述第二方向排布且均离所述承载面的顶部区域，所述承载面与所述第二方向平行；形成多个第一电连接部，每一所述第一电连接部位于所述堆叠件远离所述承载面的表面，且与相应的所述导电层电接触；提供第二晶圆，所述第二晶圆表面具有多个分立的第二电连接部；进行第二键合处理，将所述堆叠件键合至所述第二晶圆上，以使所述第一电连接部与所述第二电连接部固定且电接触，且所述第二晶圆与所述载板分别位于所述堆叠件相对的两侧；在所述第二晶圆表面形成第一塑封层，多个所述堆叠件位于所述第一塑封层内。
6.根据本公开另一些实施例，形成所述堆叠件的工艺步骤包括：提供初始堆叠件，所述初始堆叠件包括多个沿所述第一方向层叠的第一晶圆，所述第一晶圆具有多个芯片，每一所述芯片均具有所述导电层，且不同的所述第一晶圆的所述芯片在沿所述第一方向上正对；对所述初始堆叠件进行切割处理，获取多个相分离的所述堆叠件。
7.根据本公开另一些实施例，所述对所述堆叠件进行切割处理，包括：所述第一晶圆具有位于相邻所述芯片之间的切割道区，且所述导电层邻近所述切割道区设置，不同的所述第一晶圆的所述切割道区均沿所述第一方向排布；沿所述切割道区切割所述初始堆叠件，且还暴露出所述导电层的侧面。
8.根据本公开另一些实施例，所述形成多个第一电连接部，包括：在暴露出的所述导电层的侧面形成所述第一电连接部。
9.根据本公开另一些实施例，形成所述第一电连接部的工艺步骤包括：形成具有多
个开口的介质层，所述介质层位于所述堆叠件远离所述承载面的表面，且所述介质层露出所述导电层；形成所述第一电连接部，所述第一电连接部填充所述开口。
10.根据本公开另一些实施例，在形成所述第一电连接部之前，还包括：第一键合处理之后，形成第二塑封层，所述第二塑封层用于将多个所述堆叠件固定在所述载板表面，所述第二塑封层密封所述堆叠件且还位于相邻的所述堆叠件之间。
11.根据本公开另一些实施例，在形成所述第一电连接部之前，还包括：对塑封后的所述堆叠件进行平坦化处理，以减薄所述堆叠件的厚度，并使不同的所述芯片的所述导电层均被暴露出。
12.根据本公开另一些实施例，在形成所述第一塑封层之前，还包括：进行解键合处理，使所述载板从所述堆叠件上脱离。
13.根据本公开另一些实施例，在形成所述第一塑封层之后，还包括：进行切片处理，以形成多个相分立的封装结构。
14.根据本公开另一些实施例，所述导电层为电源信号层。
15.根据本公开另一些实施例，所述芯片为存储芯片；所述第二晶圆为逻辑晶圆。
16.根据本公开一些实施例，本公开实施例另一方面还提供一种封装结构，包括：第二晶圆以及键合在所述第二晶圆表面的多个堆叠件，所述堆叠件包括多个沿第二方向排布的芯片，每一所述芯片均具有导电层，且不同的所述芯片的所述导电层沿所述第二方向排布，所述第二方向与所述第二晶圆表面平行；多个第一电连接部，所述第一电连接部位于所述堆叠件远离所述第二晶圆的表面，且每一所述第一电连接部与相应的所述导电层电接触；多个第二电连接部，所述第二电连接部位于所述第二晶圆表面，且每一所述第二电连接部与相应的所述第一电连接部固定且相接触；塑封层，多个所述堆叠件位于所述塑封层内。
17.根据本公开另一些实施例，所述塑封层包括第一塑封层和第二塑封层，其中，所述堆叠件之间填充所述第二塑封层。
18.根据本公开另一些实施例，所述第二塑封层的杨氏模量大于所述第一塑封层的杨氏模量。
19.根据本公开另一些实施例，所述第一电连接部通过混合键合与所述第二电连接部键合。
20.根据本公开另一些实施例，还包括：载板，所述载板位于多个所述堆叠件远离所述第二晶圆的表面，且多个所述第一电连接部位于所述堆叠件远离所述载板的表面。
21.本公开实施例提供的技术方案至少具有以下优点：
22.本公开实施例提供的封装结构的制造方法中，首先提供多个堆叠件，每一堆叠件包括多个沿第一方向层叠的芯片，每一芯片中都具有导电层，且不同芯片的导电层沿第一方向排布；再将多个堆叠件键合到载板的承载面上，使得每一堆叠件中，不同芯片沿第二方向排布，不同芯片的导电层沿第二方向排布且处于顶部区域，其中，第二方向平行于承载面；之后，在临近导电层的顶面上形成多个电连接部，电连接部与导电层电连接；再将堆叠件键合到第二晶圆上，使得第二晶圆与载板分别位于堆叠件相对的两侧；最后，对封装结构进行塑封处理。如此，使得具有多个层叠的芯片的堆叠件同时与第二晶圆进行键合，而不是将芯片逐一键合到第二晶圆上，提高了封装结构制造的效率。在制作具有多个层叠的芯片的堆叠件时，可以自由地排布不同功能、不同属性的芯片，还能够调整芯片的相对位置关系
access memory)、铁电随机存取存储器(feram，ferroelectric random access memory)或电阻式随机存取存储器(rram，resistive random-access memory)。芯片111还可以为闪存，例如，nand(not and)闪存。
33.另外，芯片111中还具有通孔113，通孔113可以传到电源信号，也可以传导通讯信号。由上文关于导电层112的描述可得，若导电层112仅用于传输电源信号，不用于连接通讯信号，则通孔113中仅通过电源信号线，不通过通讯信号线，则通孔113数量可以减少，从而减小芯片111的面积，减小封装结构的尺寸。
34.每一芯片111均具有一个相应的导电层112，并且，导电层112均位于同组芯片111的同一侧，便于后续封装结构的制作中将芯片111与其他部件进行电连接。其中，同组芯片111即为在第一方向x上，具有重叠区域的多个芯片111。在一些实施例中，导电层112可以为电源信号层，即导电层112仅用于连接电源信号，不用于连接通讯信号，封装结构中通讯信号采用无线传输的方式进行传输。如此，可以减小芯片111中通孔113的数量，从而减小芯片111的面积，减小封装结构的尺寸，便于封装结构向着小型化、微型化的方向发展。在另一些实施例中，导电层112也可以既为电源信号层，又为通讯信号层，即电源信号和通讯信号均通过有线传输。相比于无线传输，有线传输具有更高的稳定性。
35.在一些实施例中，堆叠件120的形成步骤可以包括：先形成多层堆叠的晶圆；然后进行切割处理，形成相互分立的多个堆叠件120。在另一些实施例中，堆叠件120形成的步骤也可以包括：先提供多个待封装的芯片111；将多个待封装的芯片111在第一方向x键合堆叠，形成堆叠件120。
36.以下将结合附图对一些实施例提供的堆叠件120的形成步骤进行说明。
37.参考图1，提供初始堆叠件100，初始堆叠件100包括多个沿第一方向x层叠的第一晶圆110。图1中共层叠了八层第一晶圆110，这种层叠的层数仅为图示参考层数，在实际生产过程中第一晶圆110的层叠层数可以为大于或等于二的任意层。在后续的封装结构制造中，堆叠的一组芯片111的层数与此时堆叠的第一晶圆110的层数相同。
38.第一晶圆110中具有多个芯片111。图中所示每一第一晶圆110具有沿水平方向排布的两个芯片111，可以理解的是，在实际生产过程中，每一第一晶圆110种可以具有多个芯片111，并且，多个芯片111在沿的第一晶圆110表面的方向上水平二维排布。即，在每一第一晶圆110中，可以具有n行m列，共n
×
m个芯片111，n和m为除0以外的任意自然数。
39.不同的第一晶圆110在沿第一方向(即图示竖直方向)上可以正对。也就是说，不同的第一晶圆110在竖直方向上均相互平行。可以使得在后续封装结构的制造中，多个层叠的芯片111能够保持一定的稳定性。
40.在一些实施例中，第一晶圆110可以具有位于相邻芯片111之间的切割道区115，且导电层112临近切割道区115设置，不同的第一晶圆110的切割道区115均沿第一方向排布。切割道区115在后续的封装结构制造方法中用于提供切割区域位置，便于对初始堆叠件100进行切割处理，使得切割过程高效、准确。其中，导电层112临近切割道区115设置，可以使得在初始堆叠件100进行切割之后，导电层112能够露出表面，便于后续通过导电层112使芯片111与其他部件进行电连接。
41.参考图2，对初始堆叠件100进行切割处理，获取多个相分离的堆叠件120。根据上文所述，若第一晶圆110(参考图1)具有位于相邻芯片111之间的切割道区115，则沿切割道
区115切割初始堆叠件100，且还暴露出导电层112的侧面。暴露出导电层112的侧面便于后续通过导电层112使芯片111与其他部件进行电连接。切割后的每一堆叠件120包括多个沿第一方向层叠的芯片111，每一芯片111均具有导电层112，且不同芯片111的导电层112沿第一方向排布。
42.参考图3，提供载板130，载板130具有承载面131。
43.载板130可以为干膜。干膜是一种用于半导体芯片封装或印刷制造时所采用的具有粘性的光致抗蚀膜，干膜的制造是将无溶剂型光致抗蚀剂涂在涤纶片基上，再覆上聚乙烯薄膜；使用时揭去聚乙烯薄膜，把无溶剂型光致抗蚀剂压于基板上，经曝光显影处理，即可在干膜内形成图形。在另一些实施例中，载板130还可以为uv膜或发泡胶，uv膜具有粘性，后续可以通过uv光照射来进行解键合，发泡胶可以通过加热进行解键合。
44.继续参考图3，进行第一键合处理，将多个堆叠件120键合至承载面131，在第一键合处理之后，每一堆叠件120中，不同的芯片111沿第二方向y排布，不同的芯片111的导电层112沿第二方向y排布且均位于远离承载面131的顶部区域，承载面131与第二方向y平行。
45.第一键合处理采用的工艺手段可以为干膜键合，如上述键合方式进行键合后的封装结构中，芯片111表面的方向与承载面131垂直，不同的芯片111的导电层112沿第二方向排布且均位于远离承载面131的顶部区域。这样的排布形式可以使导电层112暴露出来，便于后续通过导电层112对芯片111与其他部件进行电连接。
46.参考图4，在一些实施例中，在第一键合处理之后还可以包括：在堆叠件120的周围先形成第二塑封层140，第二塑封层140用于将多个堆叠件120固定在载板130表面，第二塑封层140密封堆叠件120且还位于相邻的堆叠件120之间。第二塑封层140远离载板130的顶面可以高于堆叠件120远离载板130的顶面，如此，能够使得第二塑封层140能够密封完全。第二塑封层140中与远离载板的顶面相对的面可以在载板130的承载面131上。第二塑封层140的材料可以包括树脂和氧化硅的一种或多种，形成第二塑封层140采用的工艺手段可以为塑封技术。这样设置第二塑封层140可以使得封装结构具有更高的机械强度，并且使得堆叠件120具有更高的稳定性，起到很好的固定作用。
47.至此，完成了对芯片111进行重构晶圆的过程，将多组堆叠的芯片111通过以上多种实施例放置在同一个封装结构中，使得芯片111达到晶圆级的尺寸，整个晶圆级尺寸的封装结构中包含多个芯片，可以在后续过程中统一与其他晶圆进行键合，有效地提高了封装效率，并且能够提高封装结构的良率。另外，重构晶圆的过程中，对于每一组堆叠的芯片111中芯片的排布情况以及不同组堆叠件120的位置与种类的排布具有很高的自由度，在生产过程中可以满足多种生产需求。
48.参考图5至图7，形成多个第一电连接部161，每一第一电连接部161位于堆叠件120远离承载面131的表面，且与相应的导电层112电接触。
49.第一电连接部161用于将堆叠件120中每一芯片111与封装结构中的其他部件进行电连接，能够为芯片111与其他部件传输电信号。第一电连接部161可以为导电柱，第一电连接部161的材料可以为铜(cu)、镍(ni)或金(au)中的至少一种。
50.在一些实施例中，参考图5，在形成第一电连接部之前，还可以包括：对塑封后的堆叠件120进行平坦化处理，以减薄堆叠件120的厚度，并使不同的芯片111的导电层112均被暴露出。如此能够保证后续步骤能够顺利进行，导电层112被暴露出，使得芯片111与其他器
件能够进行电连接。平坦化处理后的堆叠件120的远离载板130的顶面与载板130的承载面131平行，可以使得堆叠件120在后续封装步骤中保持稳定。
51.进行平坦化处理的技术手段可以为机械磨平，也可以为化学刻蚀。在进行平坦化处理时，可以将堆叠件120向下减薄10μm～30μm，例如，可以向下磨平12μm、20μm或25μm。这是由于前序封装步骤的工艺流程中可能存在一定的误差，导致若只对堆叠件120顶面上的第二塑封层140进行减薄可能无法暴露出导电层112。对堆叠件120的一部分也进行减薄处理能够最大限度地降低工艺流程中误差的影响，确保导电层112能够被暴露出来。
52.在一些实施例中，形成第一电连接部的工艺步骤可以包括：参考图6，形成具有多个开口的介质层150，介质层150位于堆叠件120远离承载面131的表面，且介质层150露出导电层；参考图7，形成第一电连接部161，第一电连接部161填充满开口。如此，第一电连接部161与介质层150间隔排布，且第一电连接部161与介质层150共同覆盖满堆叠件120远离承载面131的顶面。在另一些实施例中，在每一第一电连接部161能够连接到多个芯片111的导电层112的情况下，第一电连接部161也可以不填满介质层150的开口，仍能起到将芯片111与封装结构中的其他部件电连接的作用。
53.在一些实施例中，前述的沿切割道区115(参考图1)切割初始堆叠件100的步骤中，露出导电层112的侧面，相应的，形成多个第一电连接部161的方法具体包括，在暴露出的导电层112的侧面形成第一电连接部161。
54.需要说明的是，介质层150不直接位于导电层112的表面。这是由于介质层150的作用仅为包裹后续形成的电连接部，并与第二塑封层140共同形成完整的支撑体，提高封装结构的稳定性。为达到较好的使得封装结构更加稳定的效果，介质层150与第二塑封层140的结合应力应较强。
55.在一些实施例中，形成具有多个开口的介质层150的步骤可以包括：先在堆叠件120远离承载面131的表面上整面形成初始介质层，再通过图形化处理得到具有多个开口的介质层150。其中，图形化处理的工艺手段可以为刻蚀手段，开口的位置位于导电层112的表面。另外，介质层150的材料可以包括氧化硅。
56.参考图7，形成多个第一电连接部161，每一第一电连接部161均位于堆叠件120远离承载面131的表面上，并且与相应的导电层112电接触。每一第一电连接部161均与堆叠件120中的相应芯片111电连接，在后续步骤中，芯片111通过第一电连接部161与封装结构中的其他部件电连接。第一电连接部161在垂直于承载面131方向上的高度可以与介质层150在垂直于承载面131方向上的高度相同。
57.参考图8，提供第二晶圆170，第二晶圆170表面具有多个分立的第二电连接部162。
58.在一些实施例中，第二晶圆170可以为逻辑晶圆。逻辑晶圆中包含多个沿第二晶圆170表面方向排布的逻辑芯片，逻辑芯片可以为中央处理器芯片(cpu，central processing unit)、图形处理器芯片(gpu，graphics processing unit)或应用处理器(ap，application processor)芯片。
59.第二电连接部162用于将第二晶圆170与封装结构中的其他部件进行电连接，具体地，用与将第二晶圆170与芯片111进行电连接。第二电连接部162可以为导电柱，第二电连接部162的材料可以为铜(cu)、镍(ni)或金(au)中的至少一种。
60.在一些实施例中，第二电连接部162之间也可以具有介质层150，介质层150可以位
于第二晶圆170表面，位于第二晶圆170表面的介质层150可以与位于堆叠件120表面的介质层150可以相接触。
61.在一些实施例中，在第二晶圆170表面形成多个分立的第二电连接部162的工艺步骤可以包括：直接在第二晶圆170表面形成多个分立的第二电连接部162，且多个分立的第二电连接部162在第二晶圆170表面上的相对位置关系与多个分立的第一电连接部161在堆叠件120远离承载面131的表面上的相对位置关系相同。如此，在后续的键合处理中，多个第一电连接部161与多个第二电连接部162能够一一对应。在另一些实施例中，在第二晶圆170表面形成多个分立的第二电连接部162的工艺步骤还可以包括：先在第二晶圆170表面形成初始介质层，再通过图形化处理得到具有多个开口的介质层150。第二电连接部162在垂直于第二晶圆170表面的方向上的高度可以与介质层150在第二晶圆170表面的方向上的高度相同，第二电连接部162可以填满介质层150的开口。
62.另外，在第二晶圆170中与形成了第二电连接部162的表面相对的另一表面上还可以形成多个第三电连接部163，每一第三电连接部163在远离第二晶圆170的方向上还可以形成焊球180。第三电连接部163与焊球180可以使得第二晶圆170与其他部件进行电连接。第三电连接部163的材料可以为铜(cu)、镍(ni)或金(au)中的至少一种。焊球180的材料可以为铜(cu)、镍(ni)、锡(sn)或金(au)中的至少一种。
63.参考图8至图9，进行第二键合处理，将堆叠件120键合至第二晶圆170上，以使第一电连接部161与第二电连接部162固定且电接触，且第二晶圆170与载板130分别位于堆叠件120相对的两侧。
64.如此，能够在晶圆级一次性键合多个芯片111，大大提升了封装结构制造的效率，避免逐一键合芯片111耗时较长的问题。并且，这种键合方式使得芯片111的表面方向与第二晶圆170的表面方向相互垂直，每一芯片111与第二晶圆170的通讯距离相同，从而使得每一芯片111与第二晶圆170的通讯延迟相同，避免了芯片111表面方向与第二晶圆170表面方向平行时，堆叠的芯片111层数越高，产生的通讯延迟越高以及各芯片111与第二晶圆170之间的通讯延迟不同的情况，提高了封装结构的性能。
65.参考图9至图10，在第二晶圆170表面形成第一塑封层190，多个堆叠件120位于第一塑封层190内。
66.在一些实施例中，第二塑封层140的杨氏模量可以大于第一塑封层190的杨氏模量。即相较于第一塑封层190，第二塑封层140更不易发生形变，第二塑封层140对堆叠件120的固定效果可以比第一塑封层190对封装结构的固定效果更强。第一塑封层190的材料可以包括树脂和氧化硅中的一种或多种。对整个封装结构进行塑封，能够提升封装结构的稳定性和机械强度。
67.在一些实施例中，参考图9，在第二晶圆170表面形成第一塑封层190之前，还可以先进行解键合处理，使得载板130(参考图8)从堆叠件120上脱离，再进行后续的封装步骤，能够减小封装结构的尺寸，使封装结构向着小型化、微型化的方向发展。其中，载板130的材料不同，解键合的具体方式也有所不同，解键合的具体方式可以为使用uv光照射或者通过加热进行解键合。
68.在另一些实施例中，也可以不进行解键合处理，直接进行后续的封装步骤。
69.在一些实施例中，前述的进行第一键合处理的步骤中，需要在堆叠件120的周围形
成第二塑封层140。
70.在一些实施例中，在形成第一塑封层190之后，还可以进行切片处理，以形成多个相分立的封装结构。切片的方向垂直于第二晶圆170表面的方向。在多个相分立的封装结构中，每一封装结构至少可以包括一个完整的堆叠件120，也可以将多个堆叠件120留在一个封装结构中，根据芯片111的性能和作用自由选择如何进行切割，这能够有效提升使用的灵活度。
71.本公开实施例提供一种封装结构的制造方法，将多个具有层叠的芯片111的堆叠件120进行重构晶圆处理，并将多个堆叠件120键合至一个载板130上；再将重构晶圆后的多个堆叠件120与第二晶圆170进行键合，使得芯片111表面的方向垂直于第二晶圆170表面的方向；并且在堆叠件120之间以及堆叠件120与第二晶圆170外围形成塑封结构以形成完整的封装结构。如此，能够产生以下多种有益效果：在晶圆级制造封装结构能够提升封装结构的良率，提升封装结构制造的效率；重构晶圆的过程中可以对不同种类芯片111进行自由排布，且封装结构制造完成后可以对封装结构自由进行切割，能够满足各种需求下对芯片111的种类与排布的需求，提升封装结构制造的自由度；芯片111表面的方向与第二晶圆170表面的方向相互垂直，可以解决不同芯片111与第二晶圆170的通讯延迟不同的问题以及堆叠芯片111层数越高，芯片111与第二晶圆170的通讯延迟越长的问题；通讯信号采用无线传输可以降低芯片111的面积，从而减小封装结构的尺寸；在堆叠件120中间以及堆叠件120外围形成塑封结构可以使得封装结构的稳定性和机械强度得到增强。
72.相应的，本公开另一实施例还提供一种封装结构，这种封装结构由上述封装结构的制造方法制造得出，以下将结合附图对本公开另一实施例提供的半导体结构进行详细说明，与前一实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。
73.图11为本公开一实施例提供的封装结构的剖面结构示意图。
74.参考图11，封装结构包括：第二晶圆170，在一些实施例中，第二晶圆170可以为逻辑晶圆。逻辑晶圆中包含多个沿第二晶圆170表面方向排布的逻辑芯片，逻辑芯片可以为中央处理器芯片(cpu，central processing unit)、图形处理器芯片(gpu，graphics processing unit)或应用处理器(ap，application processor)芯片。在另一些实施例中，第二晶圆170也可以为其他类型的晶圆。
75.多个堆叠件120，多个堆叠件120均键合在第二晶圆170表面。堆叠件120中包括多个沿第二方向y排布的芯片111。其中，第二方向y为图中所示的水平方向，第二方向y与第二晶圆170表面平行。芯片111表面的方向与第二晶圆170表面的方向相互垂直。
76.在一些实施例中，堆叠件120中，不同芯片111可以为同类型芯片。例如，堆叠件120中的多个芯片111均为存储芯片，存储芯片中的每一个可以是例如易失性存储器半导体芯片，易失性存储器半导体芯片可以为动态随机存取存储器(dram，dynamic random access memory)或静态随机存取存储器(sram，static random-access memory)，非易失性存储器半导体芯片可以为相变随机存取存储器(pram，phase-change random-access memory)、磁阻式随机存取存储器(mram，magnetoresistive random access memory)、铁电随机存取存储器(feram，ferroelectric random access memory)或电阻式随机存取存储器(rram，resistive random-access memory)。芯片111还可以为闪存，例如，nand(not and)闪存。
77.在另一些实施例中，堆叠件120中，不同芯片111也可以为不同类型芯片111。例如，堆叠件120中，一些芯片为存储芯片，一些芯片111为逻辑芯片等除存储芯片以外的其他芯片。
78.每一芯片111均具有导电层112，且不同的芯片111的导电层112沿第二方向排布，导电层112用于将芯片111与封装结构中的其他部件进行电连接，在一些实施例中，导电层112可以为电源信号层，即导电层112仅用于连接电源信号，不用于连接通讯信号，封装结构中通讯信号采用无线传输的方式进行传输。如此，可以减小芯片111中通孔113的数量，从而减小芯片111的面积，减小封装结构的尺寸，便于封装结构向着小型化、微型化的方向发展。
79.芯片111中还可以具有通孔113，通孔113可以传导电源信号，也可以传导通讯信号。由上文关于导电层112的描述可得，若导电层112仅用于传输电源信号，不用于连接通讯信号，则通孔113中仅通过电源信号线，不通过通讯信号线，则通孔113数量可以减少，从而减小芯片111的面积，减小封装结构的尺寸。
80.此外，在第一方向上，每一第一晶圆110之间还可以包括粘结层114，用于粘附相邻的第一晶圆110。粘结层114可以为芯片粘结层(daf，die attach film)。在其他实施例中，也可以不设置粘结层114，相邻层的第一晶圆110相接触，可以通过静电键合或者化学键键合的方式形成堆叠件120。
81.多个第一电连接部161，第一电连接部161位于堆叠件120远离第二晶圆170的表面，且每一第一电连接部161与相应的导电层112电接触。第一电连接部161可以为导电柱，第一电连接部161的材料可以为铜(cu)、镍(ni)或金(au)中的至少一种。
82.多个第二电连接部162，第二电连接部162位于第二晶圆170表面，且每一第二电连接部162与相应的第一电连接部161固定且相电接触。
83.在一些实施例中，第一电连接部161与第二电连接部162通过混合键合(hybrid bonding)的方式进行连接键合。混合键合不需要载片晶圆或黏合剂即可使第一电连接部161与第二电连接部162进行键合，具有成本低廉、工艺简单等优点。
84.在第二方向上，多个第一电连接部161与多个第二电连接部162周围也可以具有介质层150。介质层150可以提高封装结构的稳定性和机械强度，提高第一电连接部161与第二电连接部162所在的层与堆叠件120的结合应力。介质层150的材料可以包括氧化硅。在另一些实施例中，在第二方向上，多个第一电连接部161与多个第二电连接部162周围也可以不具有介质层150。
85.在一些实施例中，塑封层可以包括第一塑封层190和第二塑封层140，第二塑封层140可以位于堆叠件120之间，第一塑封层190可以位于多个堆叠件120外围。
86.第二塑封层140，第二塑封层140可以位于堆叠件120外围，并且，第二塑封层140还位于相邻堆叠件120之间。第二塑封层140的材料可以包括树脂和氧化硅的一种或多种。这样设置的第二塑封层140可以使得封装结构具有更高的机械强度，并且使得堆叠件120具有更高的稳定性，起到很好的固定作用。
87.第一塑封层190，多个堆叠件120位于第一塑封层190内。第一塑封层190位于堆叠件120外围，第一塑封层190起到对整个封装结构进行固定的作用。第一塑封层190的材料可以包括树脂和氧化硅中的一种或多种。
88.在一些实施例中，第二塑封层140的杨氏模量大于第一塑封层190的杨氏模量，即
相较于第一塑封层190，第二塑封层140更不易发生形变，第二塑封层140对堆叠件120的固定效果可以比第一塑封层190对封装结构的固定效果更强。如此，可以进一步提高封装结构的稳定性。
89.另外，第二晶圆170中远离堆叠件120的表面上还可以具有多个第三电连接部163，每一第三电连接部163在远离第二晶圆170的方向上还可以具有焊球180。第三电连接部163与焊球180可以使得第二晶圆170与其他部件进行电连接。
90.在一些实施例中，封装结构还可以包括：载板130，载板130位于多个堆叠件120远离第二晶圆170的表面，且多个第一电连接部161位于堆叠件120远离载板130的表面。在另一些实施例中，封装结构也可以不包括载板130，载板130在封装结构的制造过程中被解键合处理。
91.其中，载板130可以为干膜。干膜是一种用于半导体芯片封装或印刷制造时所采用的具有粘性的光致抗蚀膜，干膜的制造是将无溶剂型光致抗蚀剂涂在涤纶片基上，再覆上聚乙烯薄膜；使用时揭去聚乙烯薄膜，把无溶剂型光致抗蚀剂压于基板上，经曝光显影处理，即可在干膜内形成图形。在另一些实施例中，载板130还可以为uv膜或发泡胶。
92.本公开实施例提供一种封装结构，多个层叠的芯片111表面的方向垂直于第二晶圆170表面的方向；在堆叠件120之间以及堆叠件120与第二晶圆170外围具有塑封结构以形成完整的封装结构。如此，能够产生以下多种有益效果：不同种类芯片111可以进行自由排布，且可以对封装结构自由进行切割，能够满足各种需求下对芯片111的种类与排布的需求，提升封装结构的自由度；芯片111表面的方向与第二晶圆170表面的方向相互垂直，可以解决不同芯片111与第二晶圆170的通讯延迟不同的问题以及堆叠芯片111层数越高，芯片111与第二晶圆170的通讯延迟越长的问题；通讯信号采用无线传输可以降低芯片111的面积，从而减小封装结构的尺寸；在堆叠件120中间以及堆叠件120外围具有塑封结构可以使得封装结构的稳定性和机械强度得到增强。
93.本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。