一种采用选择性外延工艺的GaNCMOS反相器的制造方法

一种采用选择性外延工艺的gan cmos反相器的制造方法
技术领域
1.本发明属于功率半导体技术领域，具体涉及一种采用选择性外延工艺的gan cmos反相器的制造方法。


背景技术：

2.cmos数字电路由于其功耗低，输入阻抗高，结构简单等优势在超大规模集成电路(vlsi)中具有重要的应用价值，且cmos数字电路在高频领域中的应用逐渐增加，因此，对cmos数字电路和模块的高频化，小型化，集成度等都提出了更高的要求。gan作为第三代半导体，具有优异的高频性能，当前navitas等公司的将gan功率器件与si基逻辑控制部分和前级驱动混合集成，这方案一定程度上限制了gan高频性能的发挥。基于全gancmos数字电路可以满足高频和低功耗需求，同时避免了两种材料在集成过程中产生的寄生参数的影响。但是，由于gan基器件工艺制造中刻蚀对于器件表面产生的损伤，导致p-gan中空穴的漂移迁移率很低，限制了高频和低功耗优势的发挥。因此，开展全gan cmos研究，不仅为改善p/n沟道改善器件性能提供理论指导，同时利用gan材料的优良特性，为信息系统的多功能，小型化和高效化提供技术支撑。


技术实现要素：

3.本发明基于gan基数字器件在高频化，小型化等应用场景的需求，提出了一种采用选择性外延工艺的gan cmos反相器的制造方法。先在gan帽层上外延介质并结合光刻、刻蚀工艺形成介质硬掩膜，之后金属有机物化学气相淀积(mocvd)依次生长p-gan层与in-situ sin
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钝化层，去除介质硬掩膜后经过台面隔离定义gan n-fet与gan p-fet两个分立器件，再淀积介质形成增强型p-fet的凹槽型mis栅极，同时选择性外延生长的p-gan层也作为n-fet的p-gan栅而实现增强型，逐步定义两个器件的源漏电极与栅电极，最后分别将两个器件的栅极互联与漏极互联形成gan cmos反相器。同时，本发明使用选择性外延方法生长p-gan层与in-situ sin
x
钝化层，降低了因刻蚀引入的晶格损伤，使2deg与2dhg的迁移率未受影响，且降低了界面态密度。
4.为实现上述发明目的，本发明的技术方案如下：
5.一种采用选择性外延工艺的gan cmos反相器的制造方法，其特征在于，包括以下步骤：
6.步骤1：制备基片，所属基片包括自下而上层叠设置的衬底1、gan缓冲层2、gan沟道层3、algan势垒层4以及gan帽层5；
7.步骤2：采用化学气相淀积cvd工艺，在gan帽层5上淀积介质层，并结合光刻技术与刻蚀技术，所形成的介质硬掩膜6沿器件横向呈不间断分布，并且每一段介质硬掩膜6的长度不等；
8.步骤3：采用金属有机物化学气相淀积mocvd工艺，在介质硬掩膜6之间的gan帽层5上表面先后形成p-gan层7和sin
x
钝化层8，sin
x
钝化层8高度低于介质硬掩膜6；
9.步骤4：刻蚀去除介质硬掩膜6，得到通过选择性外延生成的第一p-gan层71、第二p-gan层72、第三p-gan层73以及第一sin
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钝化层81、第二sin
x
钝化层82、第三sin
x
钝化层83；其中，第一sin
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钝化层81位于第一p-gan层71上表面，第二sin
x
钝化层82位于第二p-gan层72上表面，第三sin
x
钝化层83位于第三p-gan层73上表面，并且第二p-gan层72位于第一p-gan层71和第三p-gan层73之间；
10.步骤5：在第二p-gan层72远离第一p-gan层71的一侧与gan cmos反相器的两端刻蚀gan帽层5、algan势垒层4以及部分gan沟道层3，将gan帽层5和algan势垒层4分割为第一gan帽层51、第二gan帽层52与第一algan势垒层41、第二algan势垒层42；其中，第一gan帽层51位于第一algan势垒层41的上表面构成第一异质结，且第一p-gan层71和第二p-gan层72位于第一gan帽层51的上表面的两端；第二gan帽层52位于第二algan势垒层42的上表面构成第二异质结，且第三p-gan层73位于第二gan帽层52上表面的中部；
11.步骤6：在第二异质结上表面两端淀积形成n-fet源极11和n-fet漏极12欧姆接触的材料，采用剥离工艺并进行退火形成n-fet源极11和n-fet漏极12，其中n-fet源极11位于靠近第一异质结的一端；
12.步骤7：刻蚀第一sin
x
钝化层81远离第二p-gan层72的一侧与第二sin
x
钝化层82远离第一p-gan层71的一侧，在第一p-gan层71和第二p-gan层72表面显露出p-fet源极9和p-fet漏极10所需要的孔；
13.步骤8：淀积形成p-fet源极9和p-fet漏极10欧姆接触的材料，采用剥离工艺并进行退火，分别在第一p-gan层71，第二p-gan层72表面开孔处形成p-fet源极9与p-fet漏极10；
14.步骤9：采用低温介质淀积技术在p-fet源极9和p-fet漏极10之间的第一sin
x
钝化层81上表面、第二sin
x
钝化层82上表面、第一gan帽层51上表面淀积栅介质13，同时刻蚀去除第三sin
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钝化层83；
15.步骤10：在栅介质13上淀积形成p-fet栅极14所需的肖特基金属，在第三p-gan层73上淀积形成n-fet栅极15所需的肖特基金属，采用剥离工艺后形成p-fet栅极14和n-fet栅极15；
16.步骤11：在第一异质结与第二异质结之间的凹槽中淀积钝化层16，在钝化层16上淀积第一金属17，第一金属17的两端分别延伸至部分p-fet漏极10上表面与n-fet漏极12上表面；
17.步骤12：淀积钝化层18覆盖整个器件表面，在钝化层18上淀积第二金属19，第二金属19的两端分别与p-fet栅极14的部分上表面以及n-fet栅极15间的上表面连接。
18.作为优选方式，栅介质13所用工艺包括但不限于原子层淀积(ald)工艺和脉冲激光淀积(pld)，采用的材料包括但不限于sin
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、al2o3、hfo2中的一种以及它们的组合。
19.本发明的有益效果是，先在gan帽层上外延介质并结合光刻、刻蚀工艺形成介质硬掩膜，再在此结构上选择性外延生长p-gan层与sin
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钝化层，最后去除介质硬掩模，形成p-fet的凹槽型mis栅极，同时选择性外延生长的p-gan层也作为n-fet的p-gan栅而实现增强型，。相较于利用部分或全部刻蚀p-gan层来实现增强型技术，本发明减少了因刻蚀p-gan层引入的晶格损伤，提升栅极界面的质量并防止沟道电子和空穴迁移率降低，且无需控制刻蚀的精度，而且选择性外延生长的p-gan层同时作为增强型p-fet的漂移区和n-fet的p-gan
栅实现增强型。
附图说明
20.图1是实施例1的二维结构示意图；
21.图2是实施例1的工艺流程图；
22.图3是实施例1的具体的工艺步骤，其中：
23.(a)是实施例1的工艺流程中步骤1材料准备后的器件结构示意图；
24.(b)是实施例1的工艺流程中步骤2淀积并刻蚀形成介质硬掩膜后的器件结构示意图；
25.(c)是实施例1的工艺流程中步骤3再生长p-gan层与钝化层后的器件结构示意图；
26.(d)是实施例1的工艺流程中步骤4去除介质硬掩膜后的器件结构示意图；
27.(e)是实施例1的工艺流程中步骤5刻蚀形成台面隔离将n-fet与p-fet以及相邻器件间隔离后的器件结构示意图；
28.(f)是实施例1的工艺流程中步骤6形成n-fet源漏极后的器件结构示意图；
29.(g)是实施例1的工艺流程中步骤7刻蚀钝化层形成p-fet源极孔和漏极孔后的器件结构示意图；
30.(h)是实施例1的工艺流程中步骤8形成p-fet源漏极后的器件结构示意图；
31.(i)是实施例1的工艺流程中步骤9淀积p-fet栅介质并刻蚀n-fet栅上钝化层后的器件结构示意图；
32.(j)是实施例1的工艺流程中步骤10形成p-fet与n-fet栅极后的器件结构示意图；
33.(k)是实施例1的工艺流程中步骤11实现p-fet与n-fet间漏极互联后的器件结构示意图；
34.(l)是实施例1的工艺流程中步骤11实现p-fet与n-fet间栅极互联后的器件结构示意图。
具体实施方式
35.下面结合附图和实施例，详细描述本发明的技术方案：
36.实施例1：
37.步骤1：制备基片，所属基片包括自下而上层叠设置的衬底1、gan缓冲层2、gan沟道层3、algan势垒层4以及gan帽层5；
38.步骤2：采用化学气相淀积cvd工艺，在gan帽层5上淀积介质层，并结合光刻技术与刻蚀技术，所形成的介质硬掩膜6沿器件横向呈不间断分布，并且每一段介质硬掩膜6的长度不等；
39.步骤3：采用金属有机物化学气相淀积mocvd工艺，在介质硬掩膜6之间的gan帽层5上表面先后形成p-gan层7和sin
x
钝化层8，sin
x
钝化层8高度低于介质硬掩膜6；
40.步骤4：刻蚀去除介质硬掩膜6，得到通过选择性外延生成的第一p-gan层71、第二p-gan层72、第三p-gan层73以及第一sin
x
钝化层81、第二sin
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钝化层82、第三sin
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钝化层83；其中，第一sin
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钝化层81位于第一p-gan层71上表面，第二sin
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钝化层82位于第二p-gan层72上表面，第三sin
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钝化层83位于第三p-gan层73上表面，并且第二p-gan层72位于第一p-gan
层71和第三p-gan层73之间；
41.步骤5：在第二p-gan层72远离第一p-gan层71的一侧与gan cmos反相器的两端刻蚀gan帽层5、algan势垒层4以及部分gan沟道层3，将gan帽层5和algan势垒层4分割为第一gan帽层51、第二gan帽层52与第一algan势垒层41、第二algan势垒层42；其中，第一gan帽层51位于第一algan势垒层41的上表面构成第一异质结，且第一p-gan层71和第二p-gan层72位于第一gan帽层51的上表面的两端；第二gan帽层52位于第二algan势垒层42的上表面构成第二异质结，且第三p-gan层73位于第二gan帽层52上表面的中部；
42.步骤6：在第二异质结上表面两端淀积形成n-fet源极11和n-fet漏极12欧姆接触的材料，采用剥离工艺并进行退火形成n-fet源极11和n-fet漏极12，其中n-fet源极11位于靠近第一异质结的一端；
43.步骤7：刻蚀第一sin
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钝化层81远离第二p-gan层72的一侧与第二sin
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钝化层82远离第一p-gan层71的一侧，在第一p-gan层71和第二p-gan层72表面显露出p-fet源极9和p-fet漏极10所需要的孔；
44.步骤8：淀积形成p-fet源极9和p-fet漏极10欧姆接触的材料，采用剥离工艺并进行退火，分别在第一p-gan层71，第二p-gan层72表面开孔处形成p-fet源极9与p-fet漏极10；
45.步骤9：采用低温介质淀积技术在p-fet源极9和p-fet漏极10之间的第一sin
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钝化层81上表面、第二sin
x
钝化层82上表面、第一gan帽层51上表面淀积栅介质13，同时刻蚀去除第三sin
x
钝化层83；
46.步骤10：在栅介质13上淀积形成p-fet栅极14所需的肖特基金属，在第三p-gan层73上淀积形成n-fet栅极15所需的肖特基金属，采用剥离工艺后形成p-fet栅极14和n-fet栅极15；
47.步骤11：在第一异质结与第二异质结之间的凹槽中淀积钝化层16，在钝化层16上淀积第一金属17，第一金属17的两端分别延伸至部分p-fet漏极10上表面与n-fet漏极12上表面；
48.步骤12：淀积钝化层18覆盖整个器件表面，在钝化层18上淀积第二金属19，第二金属19的两端分别与p-fet栅极14的部分上表面以及n-fet栅极15间的上表面连接。
49.采用上述制造方法制备的gan cmos器件，先在gan帽层上外延介质并结合光刻、刻蚀工艺形成介质硬掩膜，在此结构上选择性外延生长p-gan层与sin
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钝化层，最后去除介质硬掩模，完成p-fet与n-fet的源漏欧姆接触后再淀积介质形成增强型p-fet的凹槽型mis栅极，同时选择性外延生长的p-gan层也作为n-fet的p-gan栅而实现增强型，最后经过n-fet与p-fet之间电极的金属互联后形成gan cmos反相器。相较于利用部分或全部刻蚀p-gan层来实现增强型技术，本发明减少了因刻蚀p-gan层引入的晶格损伤，提升界面的质量并减少沟道电子和空穴迁移率降低，且无需控制刻蚀的精度。