半导体结构制备方法及半导体结构与流程

1.本技术涉及半导体制造领域，特别是涉及一种半导体结构制备方法及半导体结构。


背景技术：

2.金属-氧化物半导体型场效应管(mos管)属于场效应管中的绝缘栅型，mos管常用的栅极材料为二氧化硅。针对不同的操作电压(低压、中压，高压)，mos管所需的栅介质层厚度也不同。一般来说中压元件(5v～8v)的栅介质层厚度约120a～200a。例如，针对操作电压为8v的元件，其栅介质层厚度要达到约以保证其可以通过可靠性测试。
3.在传统工艺中，会在有源区和浅沟道隔离交界处形成边角缺陷，导致在后续形成栅介质层时会出现栅介质层的薄弱区，引起后续与时间相关的介质击穿(time-dependent-dielectric-brea介电常数的down，tddb)的发生，导致器件失效。


技术实现要素：

4.基于此，本技术提供一种半导体结构制备方法及半导体结构，至少能够解决因栅介质层的薄弱区导致的tddb等问题。
5.为实现上述目的及其他目的，根据本技术的各种实施例，本技术的一方面提供一种半导体结构制备方法，包括提供衬底，衬底内形成有隔离结构及由隔离结构限定的初始有源区，初始有源区上形成有牺牲层；在相同的刻蚀条件下，牺牲层的刻蚀速率大于初始有源区的刻蚀速率；去除牺牲层，初始有源区采用干法刻蚀工艺刻蚀初始有源区的裸露顶面，得到顶面具有目标光滑度均一性的目标有源区，且目标有源区与相邻的隔离结构之间具有凹槽；形成栅介质层，栅介质层覆盖目标有源区的裸露顶面。
6.在上述实施例的半导体结构制备方法中，由于在相同的刻蚀条件下，牺牲层的刻蚀速率大于初始有源区的刻蚀速率，所以去除牺牲层会使得隔离结构靠近初始有源区的边缘出现凹陷，导致初始有源区边缘的尖角突出，本实施例采用干法刻蚀工艺刻蚀初始有源区的裸露顶面，得到顶面具有目标光滑度均一性的目标有源区，且目标有源区与相邻的隔离结构之间具有凹槽，再将栅介质层覆盖目标有源区的裸露顶面，保证可以形成均匀厚度的栅介质层。本实施例在栅介质层形成之前将初始有源区的裸露顶面上的尖角除去，使栅介质层能够均匀地生长，与传统的半导体结构制备方法会因为栅介质层的边缘厚度太薄导致的tddb不同，本实施例的栅介质层厚度均匀，不会导致tddb的发生，避免器件因此失效。
7.在一些实施例中，形成栅介质层包括：采用沉积工艺形成覆盖目标有源区的裸露顶面的栅介质层，栅介质层填满凹槽，避免因为与栅介质层接触的有源区产生应力形变导致的漏电现象。
8.在一些实施例中，栅介质层的厚度最大值与厚度最小值的差值小于预设阈值，保证栅介质层是均匀形成。
9.在一些实施例中，去除牺牲层之前，还包括对牺牲层正下方的初始有源区执行离
子注入工艺，对牺牲层正下方的初始有源区进行掺杂。
10.在一些实施例中，对牺牲层正下方的初始有源区执行离子注入工艺之前，还包括采用热氧化工艺处理初始有源区的裸露顶面，以形成牺牲层，牺牲层可以使得后续操作中初始有源区不受刻蚀等操作的影响，提高半导体器件的良率。
11.在一些实施例中，初始有源区的材料包括单晶硅及/或多晶硅；牺牲层的材料包括氧化硅。
12.在一些实施例中，执行离子注入工艺中的离子包括硼离子、镓离子、砷离子、磷离子、氮离子、氟化硼离子、铟离子或其组合。
13.在一些实施例中，形成栅介质层之后，还包括：于栅介质层远离衬底的表面形成栅导电层，以构成栅极结构。
14.在一些实施例中，栅介质层的材料包括高介电常数的介质材料，高介电常数的介质材料的介电常数范围为：介电常数大于3.9；栅导电层的材料包括钛、氮化钛、钽、氮化钽、氮化钨、铝化钛、镧、铜、铝或钨。
15.在一些实施例中，本技术的另一方面提供一种半导体结构，包括衬底及栅介质层，衬底内形成有隔离结构及由隔离结构限定的目标有源区，目标有源区具有目标光滑度均一性，目标有源区与相邻的隔离结构之间具有凹槽；栅介质层覆盖目标有源区的裸露顶面。
16.在上述实施例的半导体结构中，在衬底内形成的目标有源区具有目标光滑度均一性，且目标有源区与相邻的隔离结构之间具有凹槽，栅介质层覆盖目标有源区的裸露顶面，保证形成的栅介质层厚度均匀。与传统的半导体结构会因为栅介质层的边缘厚度太薄导致的tddb不同，本实施例的半导体结构的栅介质层厚度均匀，不会导致tddb的发生，避免器件因此失效。
附图说明
17.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术实施例的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
18.图1为本技术一实施例提供的一种半导体结构制备方法的流程示意图；
19.图2-图5为本技术一实施例中半导体结构制备方法中不同步骤所得截面结构示意图。
20.附图标记说明：
21.10、衬底；10a、衬底的底面；20、初始有源区；21、目标有源区；30、隔离结构；40、牺牲层；50、栅介质层；100、半导体结构。
具体实施方式
22.为了便于理解本技术，下面将参阅相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容更加透彻全面。
23.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的
技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
24.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为p型且第二掺杂类型可以为n型，或第一掺杂类型可以为n型且第二掺杂类型可以为p型。
25.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
26.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
27.需要说明的是，本实施例中所提供的图示仅以示意方式说明本技术的基本构想，虽图示中仅显示与本技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
28.在传统工艺中，对有源区进行离子注入前为了防止粒子隧穿效应、保护有源区的硅衬底，会在硅表面生长一层氧化硅。在粒子注入后的光刻胶去除和氧化层去除过程中，浅沟道隔离会被不断消耗，尤其是在有源区和浅沟道隔离交界处，会形成浅沟道隔离的边角缺陷，在栅介质层生长时，会在有源区尖角处形成栅介质层的薄弱区，引起后续tddb的发生，导致器件失效。
29.基于此，请参考图1，本技术提供一种半导体结构制备方法，包括：
30.步骤s202:提供衬底，衬底内形成有隔离结构及由隔离结构限定的初始有源区，初始有源区上形成有牺牲层；在相同的刻蚀条件下，牺牲层的刻蚀速率大于初始有源区的刻蚀速率；
31.步骤s204:去除牺牲层，初始有源区采用干法刻蚀工艺刻蚀初始有源区的裸露顶面，得到顶面具有目标光滑度均一性的目标有源区，且目标有源区与相邻的隔离结构之间具有凹槽；
32.步骤s206:形成栅介质层，栅介质层覆盖目标有源区的裸露顶面。
33.作为示例，请继续参考图1，由于在相同的刻蚀条件下，牺牲层的刻蚀速率大于初始有源区的刻蚀速率，所以去除牺牲层会使得隔离结构靠近初始有源区的边缘出现凹陷，导致初始有源区边缘的尖角突出，本实施例采用干法刻蚀工艺刻蚀初始有源区的裸露顶面，得到顶面具有目标光滑度均一性的目标有源区，且目标有源区与相邻的隔离结构之间具有凹槽，再将栅介质层覆盖目标有源区的裸露顶面，保证可以形成均匀厚度的栅介质层。本实施例在栅介质层形成之前将初始有源区的裸露顶面上的尖角除去，使栅介质层能够均匀地生长，与传统的半导体结构制备方法会因为栅介质层的边缘厚度太薄导致的tddb不同，本实施例的栅介质层厚度均匀，不会导致tddb的发生，避免器件因此失效。
34.作为示例，随着栅介质层的厚度也在不断降低，由于栅极电压不会持续降低，使得栅介质层受到的电场强度变大，在栅极施加高压期间，薄的栅氧化层易造成崩溃，特别是tddb也更容易发生，更容易导致器件失效。
35.作为示例，请参考图2，步骤s202中的衬底10可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底10可以为单层结构，也可以为多层结构。例如，衬底10可以是诸如硅(si)衬底10、硅锗(sige)衬底10、硅锗碳(sigec)衬底10、碳化硅(sic)衬底10、砷化镓(gaas)衬底10、砷化铟(inas)衬底10、磷化铟(inp)衬底10或其它的iii/v半导体衬底10或ii/vi半导体衬底10。或者，还例如，衬底10可以是包括诸如si/sige、si/sic、绝缘体上硅(soi)或绝缘体上硅锗的层状衬底10。因此衬底10的类型不应限制本技术的保护范围。衬底10可以为p型或n型。衬底的底面10a是光滑平面。
36.作为示例，请继续参考图2，步骤s202中可以在衬底10上形成初始有源区20，在衬底10表面涂覆光刻胶并形成光刻胶图形，通过光刻胶图形向衬底10注入与衬底10中的掺杂质型态相反的掺杂质以形成多个有源区，当衬底10为p型时，注入的掺杂质为n型，当衬底10为n型时，注入的掺杂质为p型。有源区彼此相间排列，形成有源区阵列。有源区形成于衬底10的表面且不贯穿衬底10，两个有源区彼此分隔。
37.作为示例，请继续参考图2，步骤s202中可以刻蚀衬底10上有源区彼此分隔的区域，具体而言，在衬底10表面沉积光刻胶并形成光刻胶图形，通过光刻胶图形刻蚀有源区彼此分隔的区域。刻蚀深度大于有源区的掺杂质注入的深度，随后，沉积隔离材料以在有源区之间形成隔离结构30。隔离结构可以为浅沟槽隔离结构。
38.在一些实施例中，请继续参考图2，步骤s203中对牺牲层40正下方的初始有源区20执行离子注入工艺之前，还包括：
39.步骤s2021：采用热氧化工艺处理初始有源区20的裸露顶面，以形成牺牲层40。
40.作为示例，请继续参考图2，步骤s2021中先沉积形成含硅材料层于有源区的裸露顶面，再采用热氧化工艺处理含硅材料层以形成牺牲层40。热氧化工艺是将上述步骤中得到的半导体结构100置于热处理装置中进行热处理，例如管式炉或退火炉，热处理的温度介于900℃～1200℃，例如热处理的温度可以为900℃、1000℃、1100℃或1200℃等等，热处理的时间根据实际需要进行设定，在热处理过程中，含硅材料层刚好完全被热氧化为牺牲层
limiting)，通过在原子层沉积中不断重复自限制反应形成所需要的结构，前驱体材料可以包括非金属前驱体材料及/或金属前驱体材料。例如，非金属前驱体包括卤化物(sicl4或alcl3等)、氮化物(nh3、(ch3)nh2或bunh2等)，金属前驱体包括烷基前驱体(ga(ch3)3或mg(c2h5)2)、β-二酮前驱体(la(thd)3或ca(thd)2)、醇盐前驱体(ta(oc2h5)5或zr[(oc)(ch3)3]4)或烷基胺及硅胺基前驱体(ti[n(c2h5ch3)2]4或pr[n(sime3)2]3)等；传统的溶液化学沉积技术以及溅射或蒸镀等物理沉积技术由于缺乏表面控制性或存在溅射阴影区，在三维复杂结构的表面进行沉积的效果较差，然而原子层沉积技术基于表面自限制性、自饱和吸附反应，从而具有表面控制性，所制备的结构具有优异的三维共形性及大面积的均匀性，对于复杂高深宽比的表面沉积制程的适应性更强，同时原子层沉积工艺可以制造出光滑的表面形貌，紧密地贴合填充层，从而减小沉积制程产生的应力，例如，相比于传统的钨沉积技术，原子层沉积低氟钨技术可以降低一个数量级(gpa至hmpa)的应力、99％的氟含量以及30％的电阻率，因此，根据原子层沉积工艺自身的特性，采用原子层沉积工艺形成栅介质层50，实现对于目标有源区21的裸露顶面的均匀覆盖，使得沉积栅介质层50制程的保形性、均匀性及阶梯覆盖率提升，降低后续形成间隙的制程工艺难度。
[0049]
作为示例，请继续参考图5，可以设置原子层沉积工艺沉积的速率范围包括：每秒0.5埃至每秒2埃，例如可以设置原子层沉积工艺沉积的速率为每秒0.5埃、每秒0.8埃、每秒1.1埃、每秒1.4埃、每秒1.7埃或每秒2埃等。可以设置原子层沉积工艺压力的范围包括：0.1torr至50torr，例如可以设置原子层沉积工艺压力为0.1torr、0.5torr、2.5torr、12.5torr或50torr等。可以设置原子层沉积工艺温度的范围包括：25℃-600℃，例如可以设置原子层沉积工艺温度为25℃、140℃、255℃、370℃、485℃或600℃等。可以设置原子层沉积工艺中氧气的流量范围包括：0.1l至10l，例如可以设置原子层沉积工艺中氧气的流量为0.1l、0.5l、1l、5l或10l等。原子层沉积工艺的前驱体材料可以包括硅烷，例如，硅烷包括：二(异丙氨基)硅烷、双(叔丁基氨基)硅烷、双(二乙氨基)硅烷或其组合。通过在原子层沉积工艺中采取不同的沉积速率、压力、温度、氧气流量及前驱体材料，提升对不同结构及材料进行沉积的适应性，精准可控地降低位线之间的寄生电容，从而进一步提高半导体器件的可靠性与稳定性。
[0050]
在一些实施例中，请继续参考图5，栅介质层50的厚度最大值与厚度最小值的差值小于预设阈值，保证栅介质层50是均匀形成。
[0051]
在一些实施例中，请继续参考图5，初始有源区20的材料包括单晶硅及/或多晶硅；牺牲层40的材料包括氧化硅。
[0052]
在一些实施例中，请参考图2，执行离子注入工艺中的离子包括硼离子、镓离子、砷离子、磷离子、氮离子、氟化硼离子、铟离子或其组合。
[0053]
作为示例，请继续参考图2，如果对初始有源区20进行p型掺杂，执行离子注入工艺中的离子包括可以包括但不限于硼(b)离子、镓(ga)离子、氟化硼(bf2)离子及铟(in)离子等中任一种或多种；如果对初始有源区20进行n型掺杂，执行离子注入工艺中的离子可以包括但不限于砷(as)离子、磷(p)离子及氮(n)离子等中任一种或多种。
[0054]
在一些实施例中，请参考图5，步骤s206中形成栅介质层50之后，还包括：
[0055]
步骤s208：于栅介质层50远离衬底10的表面形成栅导电层。
[0056]
作为示例，请继续参考图5，步骤s208中于栅介质层50远离衬底10的表面的一侧沉
积导电材料，对导电材料进行掺杂，形成栅导电层，以构成栅极结构。栅导电层可以具有单层或多层结构。沉积工艺可以包括但不限于cvd、ald、hdp、sod等工艺中的一种或多种。导电材料包括金属或多晶硅。
[0057]
作为示例，请继续参考图5，可以采用高密度等离子体沉积工艺于栅介质层50远离衬底10的表面形成栅导电层。高密度等离子体沉积工艺可以为高密度等离子体化学气相淀积(high density plasma chemical vapor deposition,hdp cvd)工艺，hdp cvd工艺是在同一个反应腔中同步地进行淀积和刻蚀的工艺，其在反应中所用的气体可以为硅烷、氧气、氢气、氩气、氦气或其组合。在常见的hdp cvd制程中，淀积工艺通常是由硅烷和氧气的反应来实现，而蚀刻工艺通常是由氩气和氧气的溅射来完成。hdp cvd工艺的淀积工艺可以大致分为两个步骤，第一步是利用无偏置的射频电源淀积一层富氧二氧化硅作为保护层；第二步是用含有偏置的射频电源淀积主体薄膜，由于有第一步所淀积的二氧化硅作为保护层，第二步淀积主体薄膜的过程中，其等离子体的损伤会被保护层部分吸收，因此hdp cvd工艺的淀积工艺的过程其等离子体损伤较小。与传统工艺缺乏等离子体辅助淀积产生的膜会依赖下层表面而显示出不同的淀积特性，另外还有低密度和吸潮性，hdp cvd工艺在同一个反应腔中同步地进行淀积和刻蚀的工艺具有卓越的填孔能力、稳定的淀积质量及可靠的电学特性。因此，根据高密度等离子体沉积工艺自身的特性，采用高密度等离子体沉积工艺形成栅导电层，使得沉积的栅导电层具有高密度、低杂质缺陷及对硅片有优良的粘附能力等优点，避免产生空气间隙。
[0058]
作为示例，请继续参考图5，可以设置高密度等离子体沉积工艺的温度范围为300℃-500℃，例如可以设置高密度等离子体沉积工艺的温度为300℃、400℃或500℃等等。可以设置高密度等离子体沉积工艺的反应腔压力范围为1torr-10torr，例如可以设置高密度等离子体沉积工艺的反应腔压力为1torr、3torr、5torr、7torr、9torr或10torr等等。可以设置高密度等离子体沉积工艺中气体的流量范围为100sccm-1000sccm，例如可以设置高密度等离子体沉积工艺中气体的流量为100sccm、300sccm、500sccm、700sccm、900sccm或1000sccm等等。可以设置高密度等离子体沉积工艺的射频功率范围为1000～8000w，例如可以设置高密度等离子体沉积工艺的射频功率为1000w、3000w、5000w、7000w或8000w等等，从而提升对不同结构及材料进行沉积的适应性，精准可控地降低寄生电容，从而进一步提高半导体器件的可靠性与稳定性。
[0059]
在一些实施例中，请继续参考图5，根据权利要求8的半导体结构100制备方法，栅介质层50的材料包括高介电常数的介质材料，高介电常数的介质材料的介电常数范围为：介电常数大于3.9；栅导电层的材料包括钛、氮化钛、钽、氮化钽、氮化钨、铝化钛、镧、铜、铝或钨。高介电常数的介质材料包括氧化铪、氧化铝、氧化镧、氧化铈、氧化铪、氧化铪硅、氧化镧铝或其组合。
[0060]
在一些实施例中，请继续参考图5，一种半导体结构100，包括衬底10及栅介质层50，衬底10内形成有隔离结构30及由隔离结构30限定的目标有源区21，目标有源区21具有目标光滑度均一性，目标有源区21与相邻的隔离结构30之间具有凹槽；栅介质层50覆盖目标有源区21的裸露顶面。
[0061]
作为示例，请继续参考图5，本实施例的半导体结构100的衬底10内形成的目标有源区21具有目标光滑度均一性，且目标有源区21与相邻的隔离结构30之间具有凹槽，栅介
质层50覆盖目标有源区21的裸露顶面，保证形成的栅介质层50厚度均匀。与传统的半导体结构100会因为栅介质层50的边缘厚度太薄导致的tddb不同，本实施例的半导体结构100的栅介质层50厚度均匀，不会导致tddb的发生，避免器件因此失效。
[0062]
请注意，上述实施例仅出于说明性目的而不意味对本技术的限制。
[0063]
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
[0064]
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
[0065]
以上实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。