SJ-IGBT器件及其形成方法与流程

sj-igbt器件及其形成方法
技术领域
1.本发明涉及半导体制造技术领域，尤其涉及一种sj-igbt器件及其形成方法。


背景技术：

2.绝缘栅双极型晶体管(insulated gate bipolar transistor，igbt)可以包含双极型三极管(bipolar junction transistor，bjt)和绝缘栅型场效应管(metal oxide semiconductor field-effect transistor，mosfet)，兼有mosfet输入阻抗高、驱动简单、开关速度高的优点以及bjt电流密度大、饱和压降低、电流处理能力强的优点，是一种复合全控型电压驱动式功率半导体器件。
3.超结(super junction，sj)能够降低器件正向导通功耗、提升器件正向导通性能以及增加器件功率密度，可以位于igbt的漂移区内，包括交替相间排列的n型柱体和p型柱体。
4.在现有的一种sj-igbt器件中，可能会在漂移区上方存在p型掺杂区域，且p型掺杂区域与p型柱体可能存在相互接触区域，甚至存在重叠区域，导致在器件正向导通时载流子(如空穴)被抽取，影响器件性能。
5.然而，在现有的对sj-igbt器件进行改进的方法中，工艺较为复杂导致生产成本较高，且对sj-igbt器件的形成工艺顺序具有较大限制。


技术实现要素：

6.本发明解决的技术问题是提供一种sj-igbt器件及其形成方法，可以降低生产成本，提高生产效率，减少工艺限制。
7.为解决上述技术问题，本发明实施例提供一种sj-igbt器件，包括：半导体衬底；多个栅极结构，位于所述半导体衬底内，所述栅极结构包含单侧控制栅极结构以及双侧控制栅极结构；多个插塞结构，位于所述半导体衬底上；其中，所述半导体衬底内具有p型体掺杂区和多个p型柱体，至少一部分p型柱体穿通所述p型体掺杂区；对于每个穿通所述p型体掺杂区的p型柱体，该p型柱体与相邻的插塞结构之间均通过至少一个单侧控制栅极结构进行隔离，且用于隔离的所述单侧控制栅极结构穿通所述p型体掺杂区。
8.可选的，所述双侧控制栅极结构与相邻的p型柱体之间均通过至少一个单侧控制栅极结构进行隔离。
9.可选的，用于隔离的单侧控制栅极结构的一侧与相邻的插塞结构电连接，另一侧直接与相邻的p型柱体接触；和/或，用于隔离的单侧控制栅极结构的一侧与相邻的插塞结构电连接，另一侧经由所述p型体掺杂区与相邻的p型柱体电连接。
10.可选的，每个用于隔离的单侧控制栅极结构的另一侧直接与相邻的p型柱体接触；所述sj-igbt器件还包括：p型柱体，位于所述半导体衬底内；其中，所述p型柱体是在所述半导体衬底内形成多个栅极结构之前形成的。
11.可选的，所述sj-igbt器件还包括：p型体掺杂区，位于所述半导体衬底内；其中，所
述p型体掺杂区是在所述半导体衬底内形成所述p型柱体之前形成的，或者，所述p型体掺杂区是在所述半导体衬底内形成所述p型柱体之后以及在所述半导体衬底内形成所述多个栅极结构之前形成的，或者，所述p型体掺杂区是在所述半导体衬底内形成所述多个栅极结构之后以及在所述半导体衬底上形成多个插塞结构之前形成的。
12.可选的，每个用于隔离的单侧控制栅极结构的另一侧经由所述p型体掺杂区与相邻的p型柱体电连接；所述sj-igbt器件还包括：p型柱体，位于所述半导体衬底内；其中，所述p型柱体是在所述半导体衬底内形成多个栅极结构之前形成的，或者，所述p型柱体是在所述半导体衬底内形成多个栅极结构之后以及在所述半导体衬底上形成多个插塞结构之前形成的。
13.可选的，所述p型柱体是在所述半导体衬底内形成多个栅极结构之后以及在所述半导体衬底上形成多个插塞结构之前形成的，所述sj-igbt器件还包括：p型体掺杂区，位于所述半导体衬底内；其中，所述p型体掺杂区是在所述半导体衬底内形成多个栅极结构之前形成的，或者，所述p型体掺杂区是在所述半导体衬底内形成多个栅极结构之后以及在所述半导体衬底内形成所述多个p型柱体之前形成的，或者，所述p型体掺杂区是在所述半导体衬底内形成所述多个p型柱体之后以及在所述半导体衬底上形成多个插塞结构之前形成的。
14.可选的，所述的sj-igbt器件还包括：多个源极掺杂区，位于所述半导体衬底内；其中，对于用于隔离的单侧控制栅极结构，各个源极掺杂区位于所述单侧控制栅极结构与所述插塞结构电连接的一侧，且每个单侧控制栅极结构均通过所述源极掺杂区与所述插塞结构电连接。
15.可选的，在每个单侧控制栅极结构与所述p型柱体电连接的一侧没有源极掺杂区。
16.为解决上述技术问题，本发明实施例提供一种sj-igbt器件的形成方法，包括：提供半导体衬底；在所述半导体衬底内形成多个栅极结构，所述栅极结构包含单侧控制栅极结构以及双侧控制栅极结构；在所述半导体衬底上形成多个插塞结构；其中，所述半导体衬底内具有p型体掺杂区和多个p型柱体，至少一部分p型柱体穿通所述p型体掺杂区；对于每个穿通所述p型体掺杂区的p型柱体，该p型柱体与相邻的插塞结构之间均通过至少一个单侧控制栅极结构进行隔离，且用于隔离的所述单侧控制栅极结构穿通所述p型体掺杂区。
17.可选的，所述双侧控制栅极结构与相邻的p型柱体之间均通过至少一个单侧控制栅极结构进行隔离。
18.可选的，用于隔离的单侧控制栅极结构的一侧与相邻的插塞结构电连接，另一侧直接与相邻的p型柱体接触；和/或，用于隔离的单侧控制栅极结构的一侧与相邻的插塞结构电连接，另一侧经由所述p型体掺杂区与相邻的p型柱体电连接。
19.可选的，每个用于隔离的单侧控制栅极结构的另一侧直接与相邻的p型柱体接触；所述方法还包括：在所述半导体衬底内形成多个栅极结构之前，在所述半导体衬底内形成所述p型柱体。
20.可选的，所述的sj-igbt器件的形成方法还包括：在所述半导体衬底内形成所述p型体掺杂区；其中，所述p型体掺杂区是在所述半导体衬底内形成所述p型柱体之前形成的，或者，所述p型体掺杂区是在所述半导体衬底内形成所述p型柱体之后以及在所述半导体衬底内形成所述多个栅极结构之前形成的，或者，所述p型体掺杂区是在所述半导体衬底内形
成所述多个栅极结构之后以及在所述半导体衬底上形成多个插塞结构之前形成的。
21.可选的，每个用于隔离的单侧控制栅极结构的另一侧经由所述p型体掺杂区与相邻的p型柱体电连接；所述方法还包括：在所述半导体衬底内形成所述p型柱体；其中，所述p型柱体是在所述半导体衬底内形成多个栅极结构之前形成的，或者，所述p型柱体是在所述半导体衬底内形成多个栅极结构之后以及在所述半导体衬底上形成多个插塞结构之前形成的。
22.可选的，所述p型柱体是在所述半导体衬底内形成多个栅极结构之后以及在所述半导体衬底上形成多个插塞结构之前形成的，所述方法还包括：在所述半导体衬底内形成所述p型体掺杂区；其中，所述p型体掺杂区是在所述半导体衬底内形成多个栅极结构之前形成的，或者，所述p型体掺杂区是在所述半导体衬底内形成多个栅极结构之后以及在所述半导体衬底内形成所述多个p型柱体之前形成的，或者，所述p型体掺杂区是在所述半导体衬底内形成所述多个p型柱体之后以及在所述半导体衬底上形成多个插塞结构之前形成的。
23.可选的，在所述半导体衬底内形成多个栅极结构之后，以及在所述半导体衬底上形成插塞结构之前，所述方法还包括：在所述半导体衬底内形成多个源极掺杂区；其中，对于用于隔离的单侧控制栅极结构，各个源极掺杂区位于所述单侧控制栅极结构与所述插塞结构电连接的一侧，且每个单侧控制栅极结构均通过所述源极掺杂区与所述插塞结构电连接。
24.可选的，在每个单侧控制栅极结构与所述p型柱体电连接的一侧没有源极掺杂区。
25.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
26.在本发明实施例中，所述栅极结构包含单侧控制栅极结构以及双侧控制栅极结构，对于每个穿通所述p型体掺杂区的p型柱体，该p型柱体与相邻的插塞结构之间均通过至少一个单侧控制栅极结构进行隔离，且用于隔离的所述单侧控制栅极结构穿通所述p型体掺杂区，采用上述方案，对于每个穿通p型体掺杂区的p型柱体，都能够通过一个或多个单侧控制栅极结构的隔离，实现该p型柱体与相邻的插塞结构之间断开电连接，此时p型柱体无论是否与p型体掺杂区接触，均能够有效减轻在器件正向导通时载流子(如空穴)被抽取的问题，增强器件性能，并且可以基于常规形成栅极结构的掩膜版(mask)及其制造工艺形成单侧控制栅极结构以及双侧控制栅极结构，无需额外添加掩膜版，相比于现有技术需要额外添加一层隔离材料层，导致生产成本增加，采用本发明实施例的技术方案，可以降低生产成本，提高生产效率。进一步地，采用上述方案，由于p型柱体、p型体掺杂区和栅极结构均位于半导体衬底内，因此可以不限制p型柱体和p型体掺杂区的形成顺序，不会对工艺改进和工艺参数调整构成限制，有利于器件性能优化。
27.进一步，所述双侧控制栅极结构与相邻的p型柱体之间均通过至少一个单侧控制栅极结构进行隔离，从而可以降低与双侧控制栅极结构两侧电连接的插塞结构对p型柱体产生影响，进一步减轻在器件正向导通时载流子被抽取的问题，增强器件性能。
28.进一步，用于隔离的单侧控制栅极结构的一侧与相邻的插塞结构电连接，另一侧直接与相邻的p型柱体接触；和/或，用于隔离的单侧控制栅极结构的一侧与相邻的插塞结构电连接，另一侧经由所述p型体掺杂区与相邻的p型柱体电连接，采用上述方案，可以灵活设置单侧控制栅极结构以及双侧控制栅极结构的位置，进一步降低对工艺改进和工艺参数
调整的限制。
29.进一步，在所述半导体衬底内形成多个栅极结构之后，以及在所述半导体衬底上形成插塞结构之前，所述方法还包括：在所述半导体衬底内形成多个源极掺杂区；其中，对于用于隔离的单侧控制栅极结构，各个源极掺杂区位于所述单侧控制栅极结构与所述插塞结构电连接的一侧，且每个单侧控制栅极结构均通过所述源极掺杂区与所述插塞结构电连接。采用上述方案，可以仅在适当的位置形成源极掺杂区，在实现器件电学性能的同时降低源极掺杂区的工艺成本。
30.进一步，可以采用多种工艺顺序形成sj-igbt器件中的p型体掺杂区、p型柱体以及栅极结构，对p型体掺杂区的形成顺序不构成严格限制，有效提高工艺灵活性，有利于工艺改进和工艺参数调整，有助于提高器件性能优化。
附图说明
31.图1至图5是现有技术中一种sj-igbt器件的形成方法中部分步骤对应的器件剖面结构示意图；
32.图6是本发明实施例中一种sj-igbt器件的形成方法的流程图；
33.图7至图12是本发明实施例中一种sj-igbt器件的形成方法中各步骤对应的器件剖面结构示意图；
34.图13是本发明实施例中另一种sj-igbt器件的剖面结构示意图。
35.附图标记：
36.半导体衬底100；保护层101；p型柱体沟槽111；p型柱体110；n型外延隔离层120；p型体掺杂区130；栅极结构140；半导体衬底200；p型柱体210；栅极结构220；单侧控制栅极结构221；双侧控制栅极结构222；源极掺杂区230；p型体掺杂区240；介质层250；插塞结构260；金属层270；覆盖层271；栅极结构320；单侧控制栅极结构321；双侧控制栅极结构322。
具体实施方式
37.在现有的sj-igbt器件中，在漂移区上方可能会存在p型掺杂区域，且p型掺杂区域与p型柱体可能存在相互接触区域，甚至存在重叠区域，导致在器件正向导通时载流子(如空穴)被抽取，影响器件性能。然而，在现有的对sj-igbt器件进行改进的方法中，工艺较为复杂导致生产成本较高，且对sj-igbt器件的形成工艺顺序具有较大限制。
38.图1至图5是现有技术中一种sj-igbt器件的形成方法中部分步骤对应的器件剖面结构示意图。
39.参照图1，提供半导体衬底100，在半导体衬底100的表面形成图形化的保护层101，以所述图形化的保护层101为掩膜，对半导体衬底100进行刻蚀，以得到p型柱体沟槽111。
40.参照图2，在所述p型柱体沟槽111内形成p型柱体110。
41.可以理解的是，为了形成交替相间排列的n型柱体和p型柱体的sj，可以在半导体衬底100内预先形成n型掺杂区域，并且在n型掺杂区域内形成p型柱体110。
42.参照图3，在半导体衬底的表面形成n型外延隔离层120。
43.本发明的发明人经过研究发现，在现有的对sj-igbt器件进行改进的方法中，采用额外添加隔离材料层(即图3示出的n型外延隔离层120)的技术方案，导致生产成本增加，影
响生产效率。
44.参照图4，向n型外延隔离层120内进行p型体区离子注入，以形成p型体掺杂区130。
45.参照图5，形成栅极结构140，栅极结构140穿通n型外延隔离层120。
46.可以理解的是，在后续工艺中，还可以继续形成介质层、插塞结构、金属层、钝化层等，以完成整个sj-igbt器件。此处对现有技术中的后续操作不作赘述。
47.本发明的发明人经过研究进一步发现，在现有的对sj-igbt器件进行改进的方法中，采用额外添加n型外延隔离层120的技术方案，由于p型体掺杂区130位于n型外延隔离层120内，并且栅极结构140穿通n型外延隔离层120，因此该方案对p型体掺杂区130和栅极结构140的形成工艺顺序产生了限制，需要严格遵循“先形成n型外延隔离层120、再形成p型体掺杂区130、最后形成栅极结构140”的工艺顺序，其中，重要性较高的栅极结构140必须在最后一步形成，对于工艺改进和工艺参数调整均构成了较大限制，不利于器件性能优化。
48.在本发明实施例中，所述栅极结构包含单侧控制栅极结构以及双侧控制栅极结构，对于每个穿通所述p型体掺杂区的p型柱体，该p型柱体与相邻的插塞结构之间均通过至少一个单侧控制栅极结构进行隔离，且用于隔离的所述单侧控制栅极结构穿通所述p型体掺杂区，采用上述方案，对于每个穿通p型体掺杂区的p型柱体，都能够通过一个或多个单侧控制栅极结构的隔离，实现该p型柱体与相邻的插塞结构之间断开电连接，此时p型柱体无论是否与p型体掺杂区接触，均能够有效减轻在器件正向导通时载流子(如空穴)被抽取的问题，增强器件性能，并且可以基于常规形成栅极结构的掩膜版(mask)及其制造工艺形成单侧控制栅极结构以及双侧控制栅极结构，无需额外添加掩膜版，相比于现有技术需要额外添加一层隔离材料层，导致生产成本增加，采用本发明实施例的技术方案，可以降低生产成本，提高生产效率。进一步地，采用上述方案，由于p型柱体、p型体掺杂区和栅极结构均位于半导体衬底内，因此可以不限制p型柱体和p型体掺杂区的形成顺序，不会对工艺改进和工艺参数调整构成限制，有利于器件性能优化。
49.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
50.参照图6，图6是本发明实施例中一种sj-igbt器件的形成方法的流程图。所述sj-igbt器件的形成方法可以包括步骤s61至步骤s63：
51.步骤s61：提供半导体衬底；
52.步骤s62：在所述半导体衬底内形成多个栅极结构，所述栅极结构包含单侧控制栅极结构以及双侧控制栅极结构；
53.步骤s63：在所述半导体衬底上形成多个插塞结构，其中，所述半导体衬底内具有p型体掺杂区和多个p型柱体，至少一部分p型柱体穿通所述p型体掺杂区，对于每个穿通所述p型体掺杂区的p型柱体，该p型柱体与相邻的插塞结构之间均通过至少一个单侧控制栅极结构进行隔离，且用于隔离的所述单侧控制栅极结构穿通所述p型体掺杂区。
54.下面结合图7至图12对上述各个步骤进行说明。
55.图7至图12是本发明实施例中一种sj-igbt器件的形成方法中各步骤对应的器件剖面结构示意图。
56.参照图7，提供半导体衬底200，在所述半导体衬底200内形成p型柱体210。
57.其中，所述半导体衬底200可以为硅衬底，或者所述半导体衬底200的材料还可以
包括锗、锗化硅、碳化硅、砷化镓或镓化铟，所述半导体衬底200还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底，或者是生长有外延层(epitaxy layer，epi layer)的衬底。
58.在本发明实施例中，半导体衬底200用于形成sj-igbt器件，因此可采用各种适当的、能够用于形成sj-igbt器件的衬底掺杂方式。
59.作为一个非限制性的例子，可以在半导体衬底200中形成缓冲区和位于缓冲区上方的漂移区。其中，缓冲区例如可以n型重掺杂，漂移区例如可以为n型轻掺杂，例如可以采用外延生长方式形成，或者采用掺杂方式形成。需要指出的是，具有交替相间排列的n型柱体和p型柱体的sj，可以是后续工艺中在漂移区内形成p型柱体得到的。
60.具体地，可以在半导体衬底200的表面形成图形化的保护层(未图示)，以所述图形化的保护层为掩膜，对半导体衬底200进行刻蚀，以得到p型柱体沟槽(未图示)，在p型柱体沟槽内形成p型柱体210。
61.非限制性地，可以采用外延填充工艺，并在形成过程中进行p型掺杂，以在p型柱体沟槽内形成p型柱体材料，然后采用平坦化(chemical mechanical polishing，cmp)工艺形成p型柱体210。
62.参照图8，在所述半导体衬底200内形成栅极结构220。
63.其中，所述栅极结构220可以包含单侧控制栅极结构221以及双侧控制栅极结构222。所述单侧控制栅极结构221可以是只有单侧通过插塞结构与金属层电连接，基于电信号对器件进行控制；所述单侧控制栅极结构222可以是双侧均通过插塞结构与金属层电连接，基于电信号对器件进行控制。
64.具体地，可以对所述半导体衬底200以及p型柱体210进行刻蚀以形成栅极沟槽(未图示)，然后在所述栅极沟槽内形成栅极结构220。
65.非限制性地，在所述栅极沟槽内形成栅极结构220的步骤可以包括：在所述栅极沟槽内的底部表面和侧壁表面形成栅氧化层(未图示)；在所述栅氧化层的表面形成栅导电层(未图示)，对所述栅导电层进行回刻蚀，以得到位于所述隔离栅沟槽内的栅极结构220。
66.在图8示出的栅极结构220中，单侧控制栅极结构221的一侧用于在后续工艺中与相邻的插塞结构电连接，另一侧直接与相邻的p型柱体210接触。
67.其中，单侧控制栅极结构221的另一侧直接与相邻的p型柱体210接触，可以是单侧控制栅极结构221的一部分嵌入相邻的p型柱体210，还可以是单侧控制栅极结构221未嵌入相邻的p型柱体210，且与相邻的p型柱体210线接触。
68.可以理解的是，为了实现p型柱体210与相邻的插塞结构之间均通过至少一个单侧控制栅极结构221进行隔离，当p型柱体210与相邻的插塞结构之间仅存在一个单侧控制栅极结构221时，该单侧控制栅极结构221不能全部嵌入相邻的p型柱体210，否则无法实现隔离功能；当p型柱体210与相邻的插塞结构之间存在多个单侧控制栅极结构221时，可以不限制与p型柱体210相邻的单侧控制栅极结构221的嵌入程度。
69.进一步地，所述双侧控制栅极结构222与相邻的p型柱体210之间均通过至少一个单侧控制栅极结构221进行隔离。
70.在本发明实施例中，所述双侧控制栅极结构222与相邻的p型柱体210之间均通过至少一个单侧控制栅极结构221进行隔离，从而可以降低与双侧控制栅极结构222两侧电连接的插塞结构对p型柱体210产生影响，进一步减轻在器件正向导通时载流子被抽取的问
题，增强器件性能。
71.进一步地，每个用于隔离的单侧控制栅极结构221的另一侧直接与相邻的p型柱体210接触；所述方法还包括：在所述半导体衬底200内形成多个栅极结构220之前，在所述半导体衬底200内形成所述p型柱体210。
72.在本发明实施例中，如果先形成所述p型柱体210再形成栅极结构220，可以采用已形成的p型柱体210作为基准，形成部分嵌入p型柱体210或与p型柱体210线接触的单侧控制栅极结构221，相比于先形成栅极结构再形成线接触的p型柱体导致对工艺精度要求较高，采用本发明实施例的技术方案，可以降低工艺复杂度，提高器件品质。
73.参照图9，在半导体衬底200内形成多个源极(source)掺杂区230。其中，对于用于隔离的单侧控制栅极结构221，各个源极掺杂区230位于所述单侧控制栅极结构221与所述插塞结构电连接的一侧，且每个单侧控制栅极结构221均通过所述源极掺杂区230与所述插塞结构电连接。
74.可以理解的是，对于双侧控制栅极结构222，源极掺杂区230可以位于双侧控制栅极结构222的两侧。
75.进一步地，在每个单侧控制栅极结构221与所述p型柱体210电连接的一侧没有源极掺杂区230。
76.在本发明实施例中，在所述半导体衬底200内形成多个栅极结构220之后，以及在所述半导体衬底200上形成插塞结构之前，所述方法还可以包括：在所述半导体衬底200内形成多个源极掺杂区230；其中，对于用于隔离的单侧控制栅极结构221，各个源极掺杂区230位于所述单侧控制栅极结构221与所述插塞结构电连接的一侧，且每个单侧控制栅极结构221均通过所述源极掺杂区230与所述插塞结构电连接。采用上述方案，可以仅在适当的位置形成源极掺杂区230，以实现电学性能，并且在不能实现电性连接的位置不形成源极掺杂区230，有效控制源极掺杂区230的工艺成本。
77.在本发明实施例中，可采用常规的离子注入工艺及其工艺参数形成源极掺杂区230，本发明实施例对于具体工艺参数不作限制。
78.参照图10，向所述半导体衬底200内进行p型体区离子注入，以形成p型体掺杂区240，还可以在所述半导体衬底200的表面形成介质层250。
79.在具体实施中，可采用常规的离子注入工艺及其工艺参数形成p型体掺杂区240，本发明实施例对于具体工艺参数不作限制。
80.需要指出的是，p型体掺杂区240可以如图7至图12示出的工艺流程，在形成栅极结构220之后，以及在形成介质层250之前形成，还可以在其他工艺步骤中形成。
81.进一步地，所述p型体掺杂区240可以是在所述半导体衬底200内形成所述p型柱体210之前形成的，或者，所述p型体掺杂区240还可以是在所述半导体衬底200内形成所述p型柱体210之后以及在所述半导体衬底200内形成所述多个栅极结构220之前形成的，或者，所述p型体掺杂区240还可以是在所述半导体衬底200内形成所述多个栅极结构220之后以及在所述半导体衬底200上形成多个插塞结构之前形成的。
82.更具体而言，在本发明实施例的另一种具体实施方式中，可以在所述半导体衬底200内形成p型柱体210之前，在所述半导体衬底200内形成p型体掺杂区240。
83.具体地，可以在图7示出的工艺步骤之前，提供半导体衬底200，在半导体衬底200
passivation)，还可以包含聚合物(polyimide)材料层。
97.需要指出的是，在本发明实施例中，还可以根据需要，对半导体衬底200的背面进行处理，例如进行晶背减薄处理、形成电场截止层(field stop layer)、形成晶背p型阳极浅掺杂层、进行晶背金属化处理等操作，本发明实施例对于晶背的处理方式及其处理工艺不作具体限制。
98.参照图13，图13是本发明实施例中另一种sj-igbt器件的剖面结构示意图。以下对与图13示出的另一种sj-igbt器件与图12示出的sj-igbt器件不同的内容进行说明。
99.在图13示出的另一种sj-igbt器件中，栅极结构320可以包括单侧控制栅极结构321以及双侧控制栅极结构322，用于隔离的单侧控制栅极结构321的一侧与相邻的插塞结构260电连接，另一侧经由所述p型体掺杂区240与相邻的p型柱体210电连接。
100.可以理解的是，用于隔离的单侧控制栅极结构321与相邻的p型柱体210之间可以具有一定距离，并且用于隔离的单侧控制栅极结构321与相邻的p型柱体210之间没有插塞结构260。
101.在本发明实施例中，用于隔离的单侧控制栅极结构221(参照图12)的一侧与相邻的插塞结构260电连接，另一侧直接与相邻的p型柱体210接触；和/或，用于隔离的单侧控制栅极结构321的一侧与相邻的插塞结构260电连接，另一侧经由所述p型体掺杂区240与相邻的p型柱体210电连接，采用上述方案，可以灵活设置栅极结构的位置，进一步降低对工艺改进和工艺参数调整的限制。
102.进一步地，每个用于隔离的单侧控制栅极结构321的另一侧经由所述p型体掺杂区240与相邻的p型柱体210电连接；所述方法还包括：在所述半导体衬底200内形成所述p型柱体210；其中，所述p型柱体210是在所述半导体衬底200内形成多个栅极结构320之前形成的，或者，所述p型柱体210是在所述半导体衬底200内形成多个栅极结构320之后以及在所述半导体衬底200上形成多个插塞结构260之前形成的。
103.在本发明实施例中，对于栅极结构320与相邻的p型柱体210之间可以具有一定距离的情况，可以先形成p型柱体210后形成栅极结构320，还可以先形成栅极结构320后形成p型柱体210，由于p型柱体210和栅极结构320均位于半导体衬底200内，因此可以不限制p型柱体210和栅极结构320的形成顺序，有效提高工艺灵活性，有利于工艺改进和工艺参数调整，有助于提高器件性能优化。
104.更进一步地，所述p型柱体210是在所述半导体衬底200内形成多个栅极结构320之后以及在所述半导体衬底200上形成多个插塞结构260之前形成的，所述p型体掺杂区210可以是在所述半导体衬底200内形成多个栅极结构320之前形成的，或者，所述p型体掺杂区240是在所述半导体衬底200内形成多个栅极结构320之后以及在所述半导体衬底200内形成所述多个p型柱体210之前形成的，或者，所述p型体掺杂区240是在所述半导体衬底200内形成所述多个p型柱体210之后以及在所述半导体衬底200上形成多个插塞结构260之前形成的。
105.需要指出的是，对于所述p型柱体210是在所述半导体衬底200内形成多个栅极结构320之前形成的情况，可以参照图12示出的sj-igbt器件中的p型体掺杂区210的多种形成顺序，此处不再赘述。
106.在本发明实施例中，可以采用多种工艺顺序形成sj-igbt器件中的p型体掺杂区
240、p型柱体210以及栅极结构320，对p型体掺杂区240的形成顺序不构成严格限制，有效提高工艺灵活性，有利于工艺改进和工艺参数调整，有助于提高器件性能优化。
107.在本发明实施例中，还公开了一种sj-igbt器件，参照图12，可以包括：半导体衬底200；多个栅极结构220，位于所述半导体衬底200内，所述栅极结构220包含单侧控制栅极结构221以及双侧控制栅极结构222；多个插塞结构260，位于所述半导体衬底200上；其中，所述半导体衬底200内具有p型体掺杂区240和多个p型柱体210，至少一部分p型柱体210穿通所述p型体掺杂区240；对于每个穿通所述p型体掺杂区240的p型柱体210，该p型柱体210与相邻的插塞结构260之间均通过至少一个单侧控制栅极结构221进行隔离，且用于隔离的所述单侧控制栅极结构221穿通所述p型体掺杂区240。
108.在本发明实施例中，所述栅极结构220包含单侧控制栅极结构221以及双侧控制栅极结构222，对于每个穿通所述p型体掺杂区240的p型柱体210，该p型柱体210与相邻的插塞结构260之间均通过至少一个单侧控制栅极结构221进行隔离，且用于隔离的所述单侧控制栅极结构221穿通所述p型体掺杂区240，采用上述方案，对于每个穿通p型体掺杂区240的p型柱体210，都能够通过一个或多个单侧控制栅极结构221的隔离，实现该p型柱体210与相邻的插塞结构260之间断开电连接，此时p型柱体210无论是否与p型体掺杂区240接触，均能够有效减轻在器件正向导通时载流子(如空穴)被抽取的问题，增强器件性能，并且可以基于常规形成栅极结构的掩膜版及其制造工艺形成单侧控制栅极结构221以及双侧控制栅极结构222，无需额外添加掩膜版，相比于现有技术需要额外添加一层隔离材料层，导致生产成本增加，采用本发明实施例的技术方案，可以降低生产成本，提高生产效率。进一步地，采用上述方案，由于p型柱体210、p型体掺杂区240和栅极结构220均位于半导体衬底200内，因此可以不限制p型柱体210和p型体掺杂区240的形成顺序，不会对工艺改进和工艺参数调整构成限制，有利于器件性能优化。
109.进一步地，所述双侧控制栅极结构222与相邻的p型柱体210之间可以均通过至少一个单侧控制栅极结构221进行隔离。
110.进一步地，用于隔离的单侧控制栅极结构221的一侧与相邻的插塞结构260电连接，另一侧直接与相邻的p型柱体210接触；和/或，用于隔离的单侧控制栅极结构321(参照图13)的一侧与相邻的插塞结构260电连接，另一侧经由所述p型体掺杂区240与相邻的p型柱体210电连接。
111.进一步地，每个用于隔离的单侧控制栅极结构221的另一侧直接与相邻的p型柱体210接触；所述sj-igbt器件还包括：p型柱体210，位于所述半导体衬底200内；其中，所述p型柱体210是在所述半导体衬底200内形成多个栅极结构220之前形成的。
112.进一步地，所述sj-igbt器件还包括：p型体掺杂区240，位于所述半导体衬底200内；其中，所述p型体掺杂区240是在所述半导体衬底200内形成所述p型柱体210之前形成的，或者，所述p型体掺杂区240是在所述半导体衬底200内形成所述p型柱体210之后以及在所述半导体衬底200内形成所述多个栅极结构220之前形成的，或者，所述p型体掺杂区240是在所述半导体衬底200内形成所述多个栅极结构220之后以及在所述半导体衬底200上形成多个插塞结构260之前形成的。
113.进一步地，每个用于隔离的单侧控制栅极结构321(参照图13)的另一侧经由所述p型体掺杂区240与相邻的p型柱体210电连接；所述sj-igbt器件还包括：p型柱体210，位于所
述半导体衬底200内；其中，所述p型柱体210是在所述半导体衬底200内形成多个栅极结构320之前形成的，或者，所述p型柱体210是在所述半导体衬底200内形成多个栅极结构320之后以及在所述半导体衬底200上形成多个插塞结构260之前形成的。
114.进一步地，所述p型柱体210是在所述半导体衬底200内形成多个栅极结构320之后以及在所述半导体衬底200上形成多个插塞结构260之前形成的，所述sj-igbt器件还包括：p型体掺杂区240，位于所述半导体衬底200内；其中，所述p型体掺杂区240是在所述半导体衬底200内形成多个栅极结构320之前形成的，或者，所述p型体掺杂区240是在所述半导体衬底200内形成多个栅极结构320之后以及在所述半导体衬底200内形成所述多个p型柱体210之前形成的，或者，所述p型体掺杂区240是在所述半导体衬底200内形成所述多个p型柱体210之后以及在所述半导体衬底200上形成多个插塞结构260之前形成的。
115.进一步地，所述的sj-igbt器件还包括：多个源极掺杂区230，位于所述半导体衬底200内；其中，对于用于隔离的单侧控制栅极结构221，各个源极掺杂区230位于所述单侧控制栅极结构221与所述插塞结构260电连接的一侧，且每个单侧控制栅极结构221均通过所述源极掺杂区230与所述插塞结构260电连接。
116.进一步地，在每个单侧控制栅极结构221与所述p型柱体210电连接的一侧没有源极掺杂区230。
117.关于该sj-igbt器件的原理、具体实现和有益效果请参照前文所述的关于sj-igbt器件的形成方法的相关描述，此处不再赘述。
118.应理解，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。另外，本文中字符“/”，表示前后关联对象是一种“或”的关系。
119.本技术实施例中出现的“多个”是指两个或两个以上。
120.本技术实施例中出现的第一、第二等描述，仅作示意与区分描述对象之用，没有次序之分，也不表示本技术实施例中对设备个数的特别限定，不能构成对本技术实施例的任何限制。
121.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。