SJ-IGBT结构的形成方法、SJ-IGBT结构与流程

sj-igbt结构的形成方法、sj-igbt结构
技术领域
1.本发明涉及半导体制造技术领域，尤其涉及一种sj-igbt结构的形成方法、sj-igbt结构。


背景技术：

2.在现有技术中，绝缘栅双极型晶体管(insulated gate bipolar transistor，igbt)，是一种复合全控型电压驱动式功率半导体器件，可以包含双极型三极管(bipolar junction transistor，bjt)和绝缘栅型场效应管(metal oxide semiconductor field-effect transistor，mosfet)，兼有mosfet输入阻抗高、驱动简单、开关速度高的优点以及bjt电流密度大、饱和压降低、电流处理能力强的优点。
3.超结(super junction，sj)可以位于igbt的漂移区内，包括交替相间排列的n型柱体和p型柱体，能够降低器件正向导通功耗、提升器件正向导通性能以及增加器件功率密度。
4.在现有的一种sj-igbt结构中，可能会在漂移区上方存在p型掺杂区域，且p型掺杂区域与p型柱体可能存在相互接触区域，甚至存在重叠区域，导致在器件正向导通时载流子(如空穴)被抽取，影响器件性能。
5.然而，在现有的对sj-igbt结构进行改进的方法中，工艺较为复杂导致生产成本较高，且对sj-igbt结构的形成工艺顺序具有较大限制。


技术实现要素：

6.本发明解决的技术问题是提供一种sj-igbt结构的形成方法、sj-igbt结构，可以降低生产成本，提高生产效率，减少工艺限制。
7.为解决上述技术问题，本发明实施例提供一种sj-igbt结构的形成方法，包括：提供半导体衬底；在所述半导体衬底内形成p型柱体；对所述半导体衬底以及p型柱体进行刻蚀以形成栅极沟槽，所述栅极沟槽包括隔离栅沟槽，每个隔离栅沟槽的底部表面暴露出一个或多个p型柱体的刻蚀后的全部顶部表面；在所述栅极沟槽内形成栅极结构；其中，所述半导体衬底内具有p型体掺杂区，所述隔离栅沟槽的底部表面与所述半导体衬底的表面之间的第一距离大于所述p型体掺杂区的底部表面与所述半导体衬底的表面之间的第二距离，且小于所述p型柱体的底部表面与所述半导体衬底的表面之间的第三距离。
8.可选的，所述隔离栅沟槽与所述p型柱体一一对应；其中，每个隔离栅沟槽的底部表面暴露出对应的p型柱体的刻蚀后的全部顶部表面，且所述隔离栅沟槽的底部表面轮廓大于所述p型柱体的顶部表面轮廓。
9.可选的，对所述半导体衬底以及p型柱体进行刻蚀以形成栅极沟槽，包括：在所述半导体衬底的表面形成图形化的掩膜层，其中，所述图形化的掩膜层在所述p型柱体的顶部表面的待刻蚀轮廓覆盖所述p型柱体的顶部表面，且所述图形化的掩膜层在所述p型柱体的顶部表面的待刻蚀轮廓大于所述p型柱体的顶部表面轮廓；采用所述图形化的掩膜层，对所
述半导体衬底以及p型柱体进行刻蚀。
10.可选的，在所述栅极沟槽内形成栅极结构，包括：在所述隔离栅沟槽内的底部表面和侧壁表面形成栅氧化层；在所述栅氧化层的表面形成栅导电层，其中，所述栅导电层填满所述隔离栅沟槽，或者，所述栅导电层覆盖所述隔离栅沟槽的底部表面和侧壁表面，且未填满所述隔离栅沟槽；对所述栅导电层进行回刻蚀，以得到位于所述隔离栅沟槽内的隔离栅结构。
11.可选的，如果所述栅导电层填满所述隔离栅沟槽，则回刻蚀后的栅导电层的顶部表面与所述半导体衬底的表面齐平；如果所述栅导电层覆盖所述隔离栅沟槽的底部表面和侧壁表面，且未填满所述隔离栅沟槽，则回刻蚀后的栅导电层的全部或部分位于所述隔离栅沟槽的侧壁表面且回刻蚀后的栅导电层的厚度小于所述隔离栅沟槽的厚度。
12.可选的，所述方法还包括：在所述栅极沟槽内形成栅极结构之后，形成介质层，所述介质层覆盖所述p型体掺杂区、所述栅极结构以及p型柱体；其中，如果所述栅导电层覆盖所述隔离栅沟槽的底部表面和侧壁表面，且未填满所述隔离栅沟槽，则所述介质层填充所述隔离栅沟槽内的剩余空间。
13.可选的，所述的sj-igbt结构的形成方法还包括：在所述半导体衬底内形成p型柱体之前，向所述半导体衬底内进行p型体区离子注入，以形成p型体掺杂区。
14.可选的，所述的sj-igbt结构的形成方法还包括：在所述半导体衬底内形成p型柱体之后，以及在对所述半导体衬底以及p型柱体进行刻蚀以形成栅极沟槽之前，向所述半导体衬底内进行p型体区离子注入，以形成p型体掺杂区。
15.可选的，所述的sj-igbt结构的形成方法还包括：在所述栅极沟槽内形成栅极结构之后，以及在形成介质层之前，向所述半导体衬底内进行p型体区离子注入，以形成p型体掺杂区。
16.为解决上述技术问题，本发明实施例提供一种sj-igbt结构，包括：半导体衬底；p型柱体，位于所述半导体衬底内；栅极沟槽，位于所述半导体衬底内，所述栅极沟槽包括隔离栅沟槽，每个隔离栅沟槽的底部表面暴露出一个或多个p型柱体的刻蚀后的全部顶部表面；栅极结构，形成于所述栅极沟槽内；其中，所述半导体衬底内具有p型体掺杂区，所述隔离栅沟槽的底部表面与所述半导体衬底的表面之间的第一距离大于所述p型体掺杂区的底部表面与所述半导体衬底的表面之间的第二距离，且小于所述p型柱体的底部表面与所述半导体衬底的表面之间的第三距离。
17.可选的，所述隔离栅沟槽与所述p型柱体一一对应；其中，每个隔离栅沟槽的底部表面暴露出对应的p型柱体的刻蚀后的全部顶部表面，且所述隔离栅沟槽的底部表面轮廓大于所述p型柱体的顶部表面轮廓。
18.可选的，所述栅极结构包括：栅氧化层，位于所述隔离栅沟槽内的底部表面和侧壁表面；栅导电层，位于所述栅氧化层的表面，所述栅导电层的顶部表面与所述半导体衬底的表面齐平，或者，所述栅导电层的全部或部分位于所述隔离栅沟槽的侧壁表面且所述栅导电层的厚度小于所述隔离栅沟槽的厚度。
19.可选的，所述的sj-igbt结构还包括：p型体掺杂区，位于所述半导体衬底内；其中，所述p型体掺杂区是在所述半导体衬底内形成p型柱体之前形成的。
20.可选的，所述的sj-igbt结构还包括：p型体掺杂区，位于所述半导体衬底内；其中，
所述p型体掺杂区是在所述半导体衬底内形成p型柱体之后，以及在对所述半导体衬底以及p型柱体进行刻蚀以形成栅极沟槽之前形成的。
21.可选的，所述的sj-igbt结构还包括：p型体掺杂区，位于所述半导体衬底内；其中，所述p型体掺杂区是在所述栅极沟槽内形成栅极结构之后，以及在形成介质层之前形成的。
22.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
23.在本发明实施例中，通过形成栅极沟槽，所述栅极沟槽包括隔离栅沟槽，每个隔离栅沟槽的底部表面暴露出一个或多个p型柱体的刻蚀后的全部顶部表面，可以使在隔离栅沟槽内形成的隔离栅结构的底部表面低于p型体掺杂区且高于p型柱体，能够有效地对p型体掺杂区和p型柱体之间进行隔离，使得p型体掺杂区与p型柱体之间断开电连接，能够有效减轻在器件正向导通时载流子(如空穴)被抽取的问题，增强器件性能，并且可以基于常规形成控制栅结构的掩膜版(mask)及其制造工艺形成隔离栅结构，无需额外添加掩膜版，相比于现有技术需要额外添加一层隔离材料层，导致生产成本增加，采用本发明实施例的技术方案，可以降低生产成本，提高生产效率。进一步地，采用上述方案，由于p型体掺杂区和栅极结构均位于半导体衬底内，因此可以不限制p型体掺杂区的形成顺序，不会对工艺改进和工艺参数调整构成限制，有利于器件性能优化。
24.进一步，所述隔离栅沟槽与所述p型柱体一一对应；每个隔离栅沟槽的底部表面暴露出对应的p型柱体的刻蚀后的全部顶部表面，且所述隔离栅沟槽的底部表面轮廓大于所述p型柱体的顶部表面轮廓，可视为隔离栅沟槽的底部轮廓在半导体衬底表面的投影围绕p型柱体截面轮廓在半导体衬底表面的投影，隔离栅沟槽的底部轮廓的长度及宽度大于p型柱体截面轮廓的长度及宽度，从而实现每个隔离栅结构对于对应的p型柱体的完全隔离。
25.进一步，通过所述图形化的掩膜层在所述p型柱体的顶部表面的待刻蚀轮廓覆盖所述p型柱体的顶部表面，且所述图形化的掩膜层在所述p型柱体的顶部表面的待刻蚀轮廓大于所述p型柱体的顶部表面轮廓，可以仅通过调整现有的掩膜版实现本发明实施例的技术方案，有效控制改进成本。
26.进一步，在所述栅氧化层的表面形成栅导电层，其中，所述栅导电层填满所述隔离栅沟槽，或者，所述栅导电层覆盖所述隔离栅沟槽的底部表面和侧壁表面，且未填满所述隔离栅沟槽，可以采用栅导电层或后续工艺中形成的介质层对p型体掺杂区和p型柱体之间进行隔离，由于形成栅导电层以及形成介质层的步骤均为在复用已有的sj-igbt结构的形成工艺的基础上的改进，因此可以进一步有效控制改进成本。
27.进一步，可以采用多种工艺顺序形成sj-igbt结构中的p型体掺杂区、p型柱体以及栅极结构，对p型体掺杂区的形成顺序不构成严格限制，有效提高工艺灵活性，有利于工艺改进和工艺参数调整，有助于提高器件性能优化。
附图说明
28.图1至图5是现有技术中一种sj-igbt结构的形成方法中部分步骤对应的器件剖面结构示意图；
29.图6是本发明实施例中一种sj-igbt结构的形成方法的流程图；
30.图7至图11是本发明实施例中一种sj-igbt结构的形成方法中各步骤对应的器件剖面结构示意图；
31.图12是本发明实施例中另一种sj-igbt结构的剖面结构示意图；
32.图13是本发明实施例中又一种sj-igbt结构的剖面结构示意图。
33.附图标记：
34.半导体衬底100；保护层101；p型柱体沟槽111；p型柱体110；n型外延隔离层120；p型体掺杂区130；栅极结构140；半导体衬底200；p型柱体210；栅极沟槽220；隔离栅沟槽221；控制栅沟槽222；栅极结构230；隔离栅结构231；控制栅结构232；p型体掺杂区240；介质层250；插塞结构260；金属层270；覆盖层271；插塞结构360。
具体实施方式
35.在现有的sj-igbt结构中，在漂移区上方可能会存在p型掺杂区域，且p型掺杂区域与p型柱体可能存在相互接触区域，甚至存在重叠区域，导致在器件正向导通时载流子(如空穴)被抽取，影响器件性能。然而，在现有的对sj-igbt结构进行改进的方法中，工艺较为复杂导致生产成本较高，且对sj-igbt结构的形成工艺顺序具有较大限制。
36.图1至图5是现有技术中一种sj-igbt结构的形成方法中部分步骤对应的器件剖面结构示意图。
37.参照图1，提供半导体衬底100，在半导体衬底100的表面形成图形化的保护层101，以所述图形化的保护层101为掩膜，对半导体衬底100进行刻蚀，以得到p型柱体沟槽111。
38.参照图2，在所述p型柱体沟槽111内形成p型柱体110。
39.可以理解的是，为了形成交替相间排列的n型柱体和p型柱体的sj，可以在半导体衬底100内预先形成n型掺杂区域，并且在n型掺杂区域内形成p型柱体110。
40.参照图3，在半导体衬底的表面形成n型外延隔离层120。
41.本发明的发明人经过研究发现，在现有的对sj-igbt结构进行改进的方法中，采用额外添加隔离材料层(即图3示出的n型外延隔离层120)的技术方案，导致生产成本增加，影响生产效率。
42.参照图4，向n型外延隔离层120内进行p型体区离子注入，以形成p型体掺杂区130。
43.参照图5，形成栅极结构140，栅极结构140穿通n型外延隔离层120。
44.可以理解的是，在后续工艺中，还可以继续形成介质层、插塞结构、金属层、钝化层等，以完成整个sj-igbt结构。此处对现有技术中的后续操作不作赘述。
45.本发明的发明人经过研究进一步发现，在现有的对sj-igbt结构进行改进的方法中，采用额外添加n型外延隔离层120的技术方案，由于p型体掺杂区130位于n型外延隔离层120内，并且栅极结构140穿通n型外延隔离层120，因此该方案对p型体掺杂区130和栅极结构140的形成工艺顺序产生了限制，需要严格遵循“先形成n型外延隔离层120、再形成p型体掺杂区130、最后形成栅极结构140”的工艺顺序，其中，重要性较高的栅极结构140必须在最后一步形成，对于工艺改进和工艺参数调整均构成了较大限制，不利于器件性能优化。
46.在本发明实施例中，通过形成栅极沟槽，所述栅极沟槽包括隔离栅沟槽，每个隔离栅沟槽的底部表面暴露出一个或多个p型柱体的刻蚀后的全部顶部表面，可以使在隔离栅沟槽内形成的隔离栅结构的底部表面低于p型体掺杂区且高于p型柱体，能够有效地对p型体掺杂区和p型柱体之间进行隔离，使得p型体掺杂区与p型柱体之间断开电连接，能够有效减轻在器件正向导通时载流子(如空穴)被抽取的问题，增强器件性能，并且可以基于常规
形成控制栅结构的掩膜版(mask)及其制造工艺形成隔离栅结构，无需额外添加掩膜版，相比于现有技术需要额外添加一层隔离材料层，导致生产成本增加，采用本发明实施例的技术方案，可以降低生产成本，提高生产效率。进一步地，采用上述方案，由于p型体掺杂区和栅极结构均位于半导体衬底内，因此可以不限制p型体掺杂区的形成顺序，不会对工艺改进和工艺参数调整构成限制，有利于器件性能优化。
47.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
48.参照图6，图6是本发明实施例中一种sj-igbt结构的形成方法的流程图。所述sj-igbt结构的形成方法可以包括步骤s61至步骤s64：
49.步骤s61：提供半导体衬底；
50.步骤s62：在所述半导体衬底内形成p型柱体；
51.步骤s63：对所述半导体衬底以及p型柱体进行刻蚀以形成栅极沟槽，所述栅极沟槽包括隔离栅沟槽，每个隔离栅沟槽的底部表面暴露出一个或多个p型柱体的刻蚀后的全部顶部表面；
52.步骤s64：在所述栅极沟槽内形成栅极结构。
53.其中，所述半导体衬底内具有p型体掺杂区，所述隔离栅沟槽的底部表面与所述半导体衬底的表面之间的第一距离大于所述p型体掺杂区的底部表面与所述半导体衬底的表面之间的第二距离，且小于所述p型柱体的底部表面与所述半导体衬底的表面之间的第三距离。
54.下面结合图7至图11对上述各个步骤进行说明。
55.图7至图11是本发明实施例中一种sj-igbt结构的形成方法中各步骤对应的器件剖面结构示意图。
56.参照图7，提供半导体衬底200，在所述半导体衬底200内形成p型柱体210。
57.其中，所述半导体衬底200可以为硅衬底，或者所述半导体衬底200的材料还可以包括锗、锗化硅、碳化硅、砷化镓或镓化铟，所述半导体衬底200还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底，或者是生长有外延层(epitaxy layer，epi layer)的衬底。
58.在本发明实施例中，半导体衬底200用于形成sj-igbt结构，因此可采用各种适当的、能够用于形成sj-igbt结构的衬底掺杂方式。
59.作为一个非限制性的例子，可以在半导体衬底200中形成缓冲区和位于缓冲区上方的漂移区。其中，缓冲区例如可以n型重掺杂，漂移区例如可以为n型轻掺杂，例如可以采用外延生长方式形成，或者采用掺杂方式形成。需要指出的是，具有交替相间排列的n型柱体和p型柱体的sj，可以是后续工艺中在漂移区内形成p型柱体得到的。
60.具体地，可以在半导体衬底200的表面形成图形化的保护层(未图示)，以所述图形化的保护层为掩膜，对半导体衬底200进行刻蚀，以得到p型柱体沟槽(未图示)，在p型柱体沟槽内形成p型柱体210。
61.非限制性地，可以采用外延填充工艺，并在形成过程中进行p型掺杂，以在p型柱体沟槽内形成p型柱体材料，然后采用平坦化(chemical mechanical polishing，cmp)工艺形成p型柱体210。
62.参照图8，对所述半导体衬底200以及p型柱体210进行刻蚀以形成栅极沟槽220。
63.其中，所述栅极沟槽220可以包括隔离栅沟槽221，每个隔离栅沟槽221的底部表面暴露出一个或多个p型柱体210的刻蚀后的全部顶部表面。
64.需要指出的是，每个隔离栅沟槽221的底部表面暴露出一个或多个p型柱体210的刻蚀后的全部顶部表面，相当于每个隔离栅沟槽221的底部表面轮廓大于一个或多个p型柱体210的顶部表面轮廓，可视为每个隔离栅沟槽221的底部轮廓在半导体衬底200表面的投影能够围绕一个或多个p型柱体210截面轮廓在半导体衬底200表面的投影，还可视为每个隔离栅沟槽221的底部轮廓的长度及宽度大于一个或多个p型柱体210截面轮廓的长度及宽度。在这种情况下，当每个隔离栅沟槽221内形成隔离栅结构之后，可以对一个或多个p型柱体210与位于p型柱体210上方的结构(如p型体掺杂区)进行有效隔离。
65.需要指出的是，所述栅极沟槽220还可以包括控制栅沟槽222，用于形成sj-igbt结构常规具有的控制栅结构。
66.其中，所述隔离栅沟槽221的底部表面与所述半导体衬底200的表面之间的第一距离d1小于所述p型柱体210的底部表面与所述半导体衬底200的表面之间的第三距离d3，从而可以使得在形成隔离栅沟槽221之后，仍能够保留一部分p型柱体210。
67.进一步地，对所述半导体衬底200以及p型柱体210进行刻蚀以形成栅极沟槽220的步骤可以包括：在所述半导体衬底200的表面形成图形化的掩膜层(未图示)，其中，所述图形化的掩膜层在所述p型柱体210的顶部表面的待刻蚀轮廓覆盖所述p型柱体210的顶部表面，且所述图形化的掩膜层在所述p型柱体210的顶部表面的待刻蚀轮廓大于所述p型柱体210的顶部表面轮廓；采用所述图形化的掩膜层，对所述半导体衬底200以及p型柱体210进行刻蚀。
68.在本发明实施例中，通过所述图形化的掩膜层在所述p型柱体210的顶部表面的待刻蚀轮廓覆盖所述p型柱体210的顶部表面，且所述图形化的掩膜层在所述p型柱体210的顶部表面的待刻蚀轮廓大于所述p型柱体210的顶部表面轮廓，可以仅通过调整现有的掩膜版实现本发明实施例的技术方案，有效控制改进成本。
69.进一步地，所述隔离栅沟槽221可以与所述p型柱体210一一对应；其中，每个隔离栅沟槽221的底部表面暴露出对应的p型柱体210的刻蚀后的全部顶部表面，且所述隔离栅沟槽221的底部表面轮廓大于所述p型柱体210的顶部表面轮廓。
70.具体地，每个隔离栅沟槽221的底部表面暴露出对应的p型柱体210的刻蚀后的全部顶部表面，且所述隔离栅沟槽221的底部表面轮廓大于所述p型柱体210的顶部表面轮廓，可视为隔离栅沟槽221的底部轮廓在半导体衬底200表面的投影围绕对应的p型柱体210截面轮廓在半导体衬底200表面的投影，隔离栅沟槽221的底部轮廓的长度及宽度大于对应的p型柱体210截面轮廓的长度及宽度，从而实现每个隔离栅结构对于对应的p型柱体的完全隔离，例如可以对p型柱体210与位于p型柱体210上方的结构(如p型体掺杂区)进行有效隔离。
71.参照图9，在所述栅极沟槽220内形成栅极结构230。
72.其中，所述栅极结构230可以包括隔离栅结构231，形成于隔离栅沟槽221内。
73.需要指出的是，所述栅极结构230还可以包括控制栅结构232，形成于控制栅沟槽222内。
74.在本发明实施例中，可以在形成sj-igbt结构常规具有的控制栅结构232的同时，
复用同一工艺形成隔离栅结构231，无需额外添加掩膜版及其光刻工艺，有效控制改进成本。
75.进一步地，在所述栅极沟槽220内形成栅极结构230的步骤可以包括：在所述隔离栅沟槽221内的底部表面和侧壁表面形成栅氧化层(未图示)；在所述栅氧化层的表面形成栅导电层(未图示)，其中，所述栅导电层填满所述隔离栅沟槽221，或者，所述栅导电层覆盖所述隔离栅沟槽221的底部表面和侧壁表面，且未填满所述隔离栅沟槽221；对所述栅导电层进行回刻蚀，以得到位于所述隔离栅沟槽221内的隔离栅结构231。
76.具体而言，栅导电层可以填满隔离栅沟槽221，还可以位于隔离栅沟槽221的侧壁表面以及底部表面，且未填满隔离栅沟槽221。
77.更进一步地，如果所述栅导电层填满所述隔离栅沟槽221，则回刻蚀后的栅导电层的顶部表面与所述半导体衬底200的表面齐平；如果所述栅导电层覆盖所述隔离栅沟槽221的底部表面和侧壁表面，且未填满所述隔离栅沟槽221，则回刻蚀后的栅导电层的全部或部分位于所述隔离栅沟槽221的侧壁表面且回刻蚀后的栅导电层的厚度小于所述隔离栅沟槽221的厚度。
78.具体而言，回刻蚀后的所述隔离栅结构231中的栅导电层可以填满隔离栅沟槽221，还可以位于隔离栅沟槽221的侧壁表面，还可以位于隔离栅沟槽221的侧壁表面以及底部表面，且未填满隔离栅沟槽221。
79.在本发明实施例中，在所述栅氧化层的表面形成栅导电层，其中，所述栅导电层填满所述隔离栅沟槽231，或者，所述栅导电层覆盖所述隔离栅沟槽231的底部表面和侧壁表面，且未填满所述隔离栅沟槽231，可以采用栅导电层或后续工艺中形成的介质层对p型体掺杂区和p型柱体之间进行隔离，由于形成栅导电层以及形成介质层的步骤均为在复用已有的sj-igbt结构的形成工艺的基础上的改进，因此可以进一步有效控制改进成本。
80.在具体实施中，还可以根据sj-igbt器件的形成工艺，在形成栅极结构240之后，在控制栅结构232两侧的半导体衬底200内形成源极(source)掺杂区。
81.参照图10，向所述半导体衬底200内进行p型体区离子注入，以形成p型体掺杂区240。
82.在具体实施中，可采用常规的离子注入工艺及其工艺参数形成p型体掺杂区240，本发明实施例对于具体工艺参数不作限制。
83.其中，所述隔离栅沟槽221的底部表面与所述半导体衬底200的表面之间的第一距离d1大于所述p型体掺杂区240的底部表面与所述半导体衬底200的表面之间的第二距离d2，从而可以使得隔离栅结构231穿通p型体掺杂区240，对p型体掺杂区240与p型柱体210进行隔离。
84.需要指出的是，p型体掺杂区240可以如图7至图11示出的工艺流程，在在所述栅极沟槽220内形成栅极结构230之后，以及在形成介质层之前形成，还可以在其他工艺步骤中形成。
85.在本发明实施例的另一种具体实施方式中，可以在所述半导体衬底200内形成p型柱体210之前，在所述半导体衬底200内形成p型体掺杂区240。
86.具体地，可以在图7示出的工艺步骤之前，提供半导体衬底200，在半导体衬底200内形成p型体掺杂区240。
87.在本发明实施例的又一种具体实施方式中，可以在所述半导体衬底200内形成p型柱体210之后，以及在对所述半导体衬底200以及p型柱体210进行刻蚀以形成栅极沟槽220之前，在所述半导体衬底200内形成p型体掺杂区240。
88.具体地，可以在图7至图8示出的工艺步骤之间，在半导体衬底200内形成p型体掺杂区240。
89.在本发明实施例中，可以采用多种工艺顺序形成sj-igbt结构中的p型体掺杂区240、p型柱体210以及栅极结构230，对p型体掺杂区240的形成顺序不构成严格限制，有效提高工艺灵活性，有利于工艺改进和工艺参数调整，有助于提高器件性能优化。
90.参照图11，形成介质层250，所述介质层250覆盖所述p型体掺杂区240、所述栅极结构230以及p型柱体210。
91.需要指出的是，在图11示出的隔离栅结构231的栅导电层填满所述隔离栅沟槽221的情况下，隔离栅结构231的顶部表面与控制栅结构232的表面齐平。
92.在具体实施中，介质层250可以选自：氧化硅与氮化硅的叠层结构、氧化硅层、氮化硅层。其中，氧化硅例如可以为sio2，所述氮化硅例如可以为si3n4。
93.在本发明实施例中，通过形成栅极沟槽220，所述栅极沟槽220包括隔离栅沟槽221，每个隔离栅沟槽221的底部表面暴露出一个或多个p型柱体210的刻蚀后的全部顶部表面，可以使在隔离栅沟槽221内形成的隔离栅结构231的底部表面低于p型体掺杂区240且高于p型柱体210，能够有效地对p型体掺杂区240和p型柱体210之间进行隔离，使得p型体掺杂区240与p型柱体210之间断开电连接，能够有效减轻在器件正向导通时载流子(如空穴)被抽取的问题，增强器件性能，并且可以基于常规形成控制栅结构232的掩膜版(mask)及其制造工艺形成隔离栅结构231，无需额外添加掩膜版，相比于现有技术需要额外添加一层隔离材料层，导致生产成本增加，采用本发明实施例的技术方案，可以降低生产成本，提高生产效率。进一步地，采用上述方案，由于p型体掺杂区240和栅极结构230均位于半导体衬底200内，因此可以不限制p型体掺杂区240的形成顺序，不会对工艺改进和工艺参数调整构成限制，有利于器件性能优化。
94.然后，可以形成插塞结构(contact，ct)260。
95.具体地，可以对介质层250进行刻蚀，以形成插塞孔(未图示)，然后在插塞孔中形成插塞结构260。
96.其中，插塞结构260可以形成于源极(source)掺杂区的位置，还可以形成于其他适当的位置。
97.然后可以在介质层250的表面形成金属层270，在金属层270的表面形成覆盖层271。
98.其中，金属层270可以与插塞结构260电连接，可以在金属刻蚀工艺中，将未被金属层270覆盖的插塞结构260中的插塞材料进行去除。
99.其中，覆盖层271用于对金属层270进行保护，例如可以包含钝化层(cover passivation)，还可以包含聚合物(polyimide)材料层。
100.需要指出的是，在本发明实施例中，还可以根据需要，对半导体衬底200的背面进行处理，例如进行晶背减薄处理、形成电场截止层(field stop layer)、形成晶背p型阳极浅掺杂层、进行晶背金属化处理等操作，本发明实施例对于晶背的处理方式及其处理工艺
不作具体限制。
101.参照图12，图12是本发明实施例中另一种sj-igbt结构的剖面结构示意图。以下对与图12示出的另一种sj-igbt结构与图11示出的sj-igbt结构不同的内容进行说明。
102.在图12示出的另一种sj-igbt结构中，所述隔离栅结构231的栅导电层覆盖所述隔离栅沟槽的底部表面和侧壁表面，且未填满所述隔离栅沟槽，则所述介质层250填充所述隔离栅沟槽内的剩余空间。
103.具体地，如果隔离栅沟槽内栅导电层未填满隔离栅沟槽，则在对所述栅导电层进行回刻蚀之后，隔离栅沟槽内的空间只会更大，可以采用介质层250填满隔离栅沟槽，仍然可以实现采用隔离栅结构231对p型体掺杂区240和p型柱体210之间进行隔离，无需额外其他工艺，进一步有效控制改进成本。
104.参照图13，图13是本发明实施例中又一种sj-igbt结构的剖面结构示意图。以下对与图13示出的又一种sj-igbt结构与图11示出的sj-igbt结构不同的内容进行说明。
105.在图13示出的又一种sj-igbt结构中，还可以在控制栅结构232以及隔离栅231两侧的半导体衬底200内均形成源极(source)掺杂区，然后形成的插塞结构360可以形成于源极(source)掺杂区的位置，还可以形成于其他适当的位置。
106.在本发明实施例中，还公开了一种sj-igbt结构，参照图11，可以包括：半导体衬底200；p型柱体210，位于所述半导体衬底200内；栅极沟槽220，位于所述半导体衬底200内，所述栅极沟槽220包括隔离栅沟槽221，每个隔离栅沟槽221的底部表面暴露出一个或多个p型柱体210的刻蚀后的全部顶部表面；栅极结构230，形成于所述栅极沟槽220内；其中，所述半导体衬底200内具有p型体掺杂区240，所述隔离栅沟槽221的底部表面与所述半导体衬底200的表面之间的第一距离d1大于所述p型体掺杂区240的底部表面与所述半导体衬底200的表面之间的第二距离d2，且小于所述p型柱体210的底部表面与所述半导体衬底200的表面之间的第三距离d3。
107.在本发明实施例中，通过形成栅极沟槽220，所述栅极沟槽220包括隔离栅沟槽221，每个隔离栅沟槽221的底部表面暴露出一个或多个p型柱体210的刻蚀后的全部顶部表面，可以使在隔离栅沟槽221内形成的隔离栅结构231的底部表面低于p型体掺杂区240且高于p型柱体210，能够有效地对p型体掺杂区240和p型柱体210之间进行隔离，使得p型体掺杂区240与p型柱体210之间断开电连接，能够有效减轻在器件正向导通时载流子(如空穴)被抽取的问题，增强器件性能，并且可以基于常规形成控制栅结构232的掩膜版(mask)及其制造工艺形成隔离栅结构231，无需额外添加掩膜版，相比于现有技术需要额外添加一层隔离材料层，导致生产成本增加，采用本发明实施例的技术方案，可以降低生产成本，提高生产效率。进一步地，采用上述方案，由于p型体掺杂区240和栅极结构230均位于半导体衬底200内，因此可以不限制p型体掺杂区240的形成顺序，不会对工艺改进和工艺参数调整构成限制，有利于器件性能优化。
108.进一步地，所述隔离栅沟槽221与所述p型柱体210一一对应；其中，每个隔离栅沟槽221的底部表面暴露出对应的p型柱体210的刻蚀后的全部顶部表面，且所述隔离栅沟槽221的底部表面轮廓大于所述p型柱体210的顶部表面轮廓。
109.进一步地，所述栅极结构230包括：栅氧化层(图未示)，位于所述隔离栅沟槽221内的底部表面和侧壁表面；栅导电层(图未示)，位于所述栅氧化层的表面，所述栅导电层的顶
部表面与所述半导体衬底200的表面齐平，或者，所述栅导电层的全部或部分位于所述隔离栅沟槽221的侧壁表面且所述栅导电层的厚度小于所述隔离栅沟槽221的厚度(结合参照图11和图12)。
110.进一步地，所述的sj-igbt结构还包括：p型体掺杂区240，位于所述半导体衬底200内；其中，所述p型体掺杂区240是在所述半导体衬底200内形成p型柱体210之前形成的。
111.进一步地，所述的sj-igbt结构还包括：p型体掺杂区240，位于所述半导体衬底200内；其中，所述p型体掺杂区240是在所述半导体衬底200内形成p型柱体210之后，以及在对所述半导体衬底200以及p型柱体210进行刻蚀以形成栅极沟槽220之前形成的。
112.进一步地，所述的sj-igbt结构还包括：p型体掺杂区240，位于所述半导体衬底200内；其中，所述p型体掺杂区240是在所述栅极沟槽220内形成栅极结构230之后，以及在形成介质层250之前形成的。
113.关于该sj-igbt器件的原理、具体实现和有益效果请参照前文所述的关于sj-igbt器件的形成方法的相关描述，此处不再赘述。
114.应理解，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。另外，本文中字符“/”，表示前后关联对象是一种“或”的关系。
115.本技术实施例中出现的“多个”是指两个或两个以上。
116.本技术实施例中出现的第一、第二等描述，仅作示意与区分描述对象之用，没有次序之分，也不表示本技术实施例中对设备个数的特别限定，不能构成对本技术实施例的任何限制。
117.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。