光电集成式半导体封装结构及制备方法与流程

1.本发明属于半导体封装领域，涉及一种光电集成式半导体封装结构及制备方法。


背景技术：

2.更低成本、更可靠、更快及更高密度的电路是集成电路封装追求的目标。在未来，集成电路封装将通过不断减小特征尺寸来提高各种电子元器件的集成密度。
3.到2022年，全球互联网流量预计将达到每月近400eb，对数据中心互连带宽的需求将继续以指数级的速度增长。预测到2030年，随着数据中心能耗的持续增长，全球数据中心的用电量将超过3pwh，甚至可能高达8pwh。为了满足互联网流量的需求，数据中心节点带宽需要达到10tb/s，为了减缓数据中心能耗增长的趋势，必须想办法降低系统、器件的功耗。
4.光具有信号衰减小、能耗低、高带宽以及与cmos兼容的性能，这些因素也直接影响到i/o的带宽和能耗，因此，为增加i/o带宽并最大限度地降低能耗，引入硅光技术十分必要。其中，光与电集成至关重要，如何将光集成电路(pic)和电集成电路(eic)进行良好的组合封装，是亟待解决的问题。
5.现有的光电集成式半导体封装结构大多直接将光集成芯片及电集成芯片键合于基板上，通过打线(wire-bonds)或倒置贴合(flip-chip)与基板电连接。由于硅光工艺节点相对电芯片工艺而言，比较落后，如目前单片集成开发的最先进的硅光工艺节点是45nm和32nm制程，这与电芯片10nm以下的工艺节点相比相差甚远，而现有的光电集成式封装结构的性能难以满足高密度集成封装需求。
6.现有技术中，也有采用系统级芯片(soc)封装的方式用以改变芯片设计以提高封装集成密度，但这种方式则需在前道工艺中对光芯片进行改进，以使得光芯片和电芯片的工艺节点均达到10nm以下，但这样封装方式无疑增加了工艺成本。


技术实现要素：

7.随着集成电路管芯中的最小特征尺寸减小(例如，互补金属氧化物半导体(complementary metal-oxide-semiconductor，cmos)节点《7nm)，电输入/输出(input/output，i/o)内连线(例如，铜配线)将会是数据传输速率的瓶颈。为提高封装结构的性能(例如，数据传输速率、i/o带宽、数据传输长度等)，可实施2.5d集成封装技术及光学i/o内连线。此外，通过实施2.5d技术及光学i/o内连线，可将封装结构的尺寸小型化且可降低传输成本。鉴于以上所述现有技术的缺点，本发明的目的在于提供一种光电集成式半导体封装结构及制备方法，用于解决现有技术中难以将光芯片与电芯片高密度集成封装的问题。
8.为实现上述目的及其他相关目的，本发明提供一种光电集成式半导体封装结构的制备方法，包括以下步骤：
9.提供硅衬底，所述硅衬底包括第一面及相对的第二面；
10.于所述硅衬底的第一面上形成第一重新布线层，所述第一重新布线层包括硅基介电层及第一金属布线层；
11.于所述第一重新布线层上形成金属柱，所述金属柱包括第一端及相对的第二端，且所述金属柱的第一端与所述第一金属布线层电连接；
12.于所述第一重新布线层上键合光集成芯片及电集成芯片，所述光集成芯片及所述电集成芯片均分别与所述第一金属布线层电连接，且位于所述感光区下方的所述第一重新布线层中仅具有所述硅基介电层；
13.形成封装层，所述封装层覆盖所述光集成芯片及所述电集成芯片，且所述封装层显露所述金属柱的第二端；
14.于所述封装层上形成第二重新布线层，所述第二重新布线层包括介电层及第二金属布线层，且所述第二金属布线层与所述金属柱电连接；
15.图形化所述硅衬底及所述第一重新布线层，形成自所述硅衬底的第二面向内延伸并贯穿所述硅衬底及所述第一重新布线层的通孔，且所述通孔与所述光集成芯片的感光区光线连通；
16.于所述硅衬底的第二面上键合透镜，且所述透镜与所述光集成芯片之间形成密封空腔；
17.提供基板，将所述基板与所述第二重新布线层键合，且所述基板与所述第二金属布线层电连接。
18.可选地，形成所述第一重新布线层的方法包括大马士革法。
19.可选地，形成的所述光电集成式半导体封装结构中最小线宽为0.4～0.8μm，最小线距为0.4～15μm。
20.可选地，所述硅基介电层的材料为氧化硅、氮化硅、碳化硅、氮氧化硅中的至少一种。
21.可选地，所述光集成芯片包括vcsel芯片，所述电集成芯片包括bicmos芯片。
22.可选地，所述光集成芯片的感光区与所述封装层相互分离。
23.可选地，于所述光集成芯片的感光区外围形成有保护层并在所述感光区与所述第一重新布线层之间形成孔洞，所述孔洞与所述通孔相互连通。
24.可选地，于所述光集成芯片的感光区外围形成所述保护层的方法包括在所述第一重新布线层上键合所述光集成芯片之后采用点胶法形成所述保护层。
25.可选地，于所述光集成芯片的感光区表面通过透明粘接材料黏贴透明材料。
26.可选地，于所述光集成芯片的感光区贴附热消失材料。
27.可选地，显露于所述第二重新布线层的表面的所述第二金属布线层的上方形成有惰性金属层；所述第二重新布线层与所述基板之间形成有底部填充层。
28.可选地，所述基板与所述第二重新布线层键合后，还包括提供散热盖板，将所述散热盖板键合于所述基板及所述硅衬底的第二面上，且显露所述透镜的步骤。
29.本发明还提供一种光电集成式半导体封装结构，所述光电集成式半导体封装结构包括：
30.硅衬底，所述硅衬底包括第一面及相对的第二面；
31.第一重新布线层，所述第一重新布线层位于所述硅衬底的第一面上，包括硅基介电层及第一金属布线层；
32.金属柱，所述金属柱位于所述第一重新布线层上，包括第一端及相对的第二端，且
所述金属柱的第一端与所述第一金属布线层电连接；
33.光集成芯片及电集成芯片，所述光集成芯片及所述电集成芯片键合于所述第一重新布线层上并均分别与所述第一金属布线层电连接，且位于所述感光区下方的所述第一重新布线层中仅具有所述硅基介电层；
34.封装层，所述封装层覆盖所述光集成芯片及所述电集成芯片，且所述封装层显露所述金属柱的第二端；
35.第二重新布线层，所述第二重新布线层位于所述封装层上，包括介电层及第二金属布线层，且所述第二金属布线层与所述金属柱电连接；
36.通孔，所述通孔自所述硅衬底的第二面向内延伸并贯穿所述硅衬底及所述第一重新布线层，且所述通孔与所述感光区光线连通；
37.透镜，所述透镜键合于所述硅衬底的第二面上，且所述透镜与所述光集成芯片之间具有密封空腔；
38.基板，所述基板键合于所述第二重新布线层上，且所述基板与所述第二金属布线层电连接。
39.可选地，所述光电集成式半导体封装结构中最小线宽为0.4～0.8μm，最小线距为0.4～15μm。
40.可选地，所述光集成芯片包括vcsel芯片，所述电集成芯片包括bicmos芯片。
41.可选地，所述光集成芯片的感光区与所述封装层相互分离。
42.可选地，所述光集成芯片的感光区外围处设置有一圈保护层。
43.可选地，所述光集成芯片的感光区表面黏贴设置透明材料。
44.可选地，所述光集成芯片的感光区表面贴附热消失材料。
45.可选地，还包括散热盖板，所述散热盖板键合于所述基板及所述硅衬底的第二面上，且显露所述透镜。
46.如上所述，本发明的光电集成式半导体封装结构及制备方法，使用2.5d集成封装，将具有不同节点尺寸的光集成芯片及电集成芯片均倒装在封装层中，可实现光集成芯片及电集成芯片之间的共封装，可有效减小封装结构的线宽线距，以通过后道工艺实现将不同时代的具有不同工艺节点的芯片进行高密度整合封装。
附图说明
47.图1显示为本发明制备光电集成式半导体封装结构的工艺流程示意图。
48.图2显示为本发明形成第一重新布线层后的结构示意图。
49.图3显示为本发明形成金属柱后的结构示意图。
50.图4显示为本发明键合光集成芯片及电集成芯片后的结构示意图。
51.图5显示为本发明形成封装层后的结构示意图。
52.图6显示为本发明显露金属柱的第二端后的结构示意图。
53.图7显示为本发明形成第二重新布线层后的结构示意图。
54.图8显示为本发明形成通孔后的结构示意图。
55.图9显示为本发明键合透镜后的结构示意图。
56.图10显示为本发明将基板与第二重新布线层键合后的结构示意图。
57.图11显示为本发明键合散热盖板后的结构示意图。
58.元件标号说明
59.100-硅衬底；210-第一重新布线层；211-第一金属布线层；212-硅基介电层；220-第二重新布线层；221-第二金属布线层；222-介电层；300-金属柱；410-电集成芯片；420-光集成芯片；500-封装层；610-孔洞；620-通孔；630-空腔；700-惰性金属层；800-透镜；900-基板；110-底部填充层；120-散热盖板；130-金属凸块。
具体实施方式
60.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
61.如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
62.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。其中，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
63.此处可能使用诸如“介于
……
之间”，该表达表示包括两端点值，以及可能使用诸如“多个”，该表达表示两个或两个以上，除非另有明确具体的限定。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。
64.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
65.如图1所示，本实施例提供一种光电集成式半导体封装结构的制备方法，其中，通过使用2.5d集成封装，可将具有不同节点尺寸的光集成芯片及电集成芯片均倒装在封装层中，以实现光集成芯片及电集成芯片之间的共封装，可有效减小封装结构的线宽线距，以通过后道工艺实现将不同时代的具有不同工艺节点的芯片进行高密度整合封装。
66.以下结合附图2～图11对有关所述光电集成式半导体封装结构的制备作进一步的介绍，具体包括：
67.首先，参阅图2，执行步骤s1，提供硅衬底100，所述硅衬底100包括第一面及相对的第二面。
68.具体的，所述硅衬底100可包括尺寸为8英寸或12英寸的晶圆级硅衬底，以进一步的提高制程效率，但所述硅衬底100的尺寸并非局限于此。
69.接着，执行步骤s2，于所述硅衬底的第一面上形成第一重新布线层210，所述第一重新布线层210包括第一金属布线层211及硅基介电层212。
70.所述硅基介电层212包括氧化硅、氮化硅、碳化硅、氮氧化硅中的至少一种。作为示例，形成所述第一重新布线层210的方法包括大马士革法。所述硅基介电层212可通过化学气相沉积其组合形成的介电层。所述第一金属布线层211为位于所述硅基介电层212的沟槽(未图示)及通孔开口(未图示)中的导电线(未图示)及导通孔(未图示)。为便于形成所述第一重新布线层210，在所述硅基介电层212及在所述硅基介电层212的沟槽(未图示)及通孔开口(未图示)中可形成晶种层(未图示)。在一些实施例中，所述晶种层(未图示)是金属层，所述晶种层(未图示)可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，所述晶种层(未图示)包括钛层及位于所述钛层之上的铜层。所述晶种层(未图示)可使用例如物理气相沉积等形成。然后，在所述晶种层上形成导电材料且所述导电材料填充介电层的沟槽(未图示)及通孔开口(未图示)以形成所述导电线(未图示)及导通孔(未图示)。在一些实施例中，可通过镀覆来形成所述导电材料。所述导电材料可包括例如铜、钛、钨、铝等金属。然后，实行平坦化工艺以移除所述晶种层及所述导电材料的位于所述硅基介电层212的沟槽(未图示)及通孔开口(未图示)之外的多余部分，以获得所述第一重新布线层210。在一些实施例中，平坦化工艺可包括化学机械抛光(cmp)工艺、机械研磨工艺或其他适合的工艺。
71.具体的，所述第一重新布线层210的层数可根据需要进行选择，通过所述第一重新布线层210可获得较小的线宽线距，以满足后续的高密度的连接需求。其中，所述第一金属布线层211的材质可采用铜金属，但并非局限于此，如根据需要也可选用金、铝等，此处不作过分限制。
72.为便于后续刻蚀形成通孔620(如图8)，本实施例中，所述第一重新布线层210中的介电层优选为氧化硅材质，衬底的材质优选为硅材质，以在同一刻蚀步骤中可同时刻蚀所述硅衬底100及所述第一重新布线层210从而便捷的形成所述通孔620。
73.接着，参阅图3，执行步骤s3，于所述第一重新布线层210上形成金属柱300，所述金属柱300包括第一端及相对的第二端，且所述金属柱300的第一端与所述第一金属布线层210电连接。其中，所述金属柱300的材质可为铜金属，但并非局限于此，具体可根据需要进行选择。所述金属柱300可以依据所述第一金属布线层210与后续步骤中所述电集成芯片410和所述光集成芯片420的设置位置布设。优选的，所述金属柱300设置于所述第一重新布线层210的边缘。也即，所述金属柱300设置于所述电集成芯片410和所述光集成芯片420的外围。可选的，所述金属柱300可以设置于所述电集成芯片410和所述光集成芯片420之间，进一步缩短所述电集成芯片410和所述光集成芯片420的传输路径。
74.接着，参阅图4，执行步骤s4，于所述第一重新布线层210上键合光集成芯片420及电集成芯片410，所述光集成芯片420及所述电集成芯片410均分别与所述第一金属布线层210电连接，且位于所述光集成芯片420的感光区(未图示)下方的所述第一重新布线层210中仅具有所述硅基介电层212。所述光集成芯片420的感光区(未图示)位于所述光集成芯片420有源面的中部，且位于所述光集成芯片420与所述第一金属布线层210电连接处之间。
75.具体的，所述电集成芯片410及所述光集成芯片420采用倒置贴合(flip-chip)的方式与所述第一重新布线层210中的所述第一金属布线层211电连接，其中，所述电集成芯片410的工艺节点可为10nm以下，所述光集成芯片420则可为工艺节点较大的芯片，如45nm和32nm制程的光集成芯片。
76.本实施例中，所述光集成芯片420优选为vcsel芯片，所述电集成芯片410为bicmos芯片，但所述电集成芯片410及所述光集成芯片420的种类并非局限于此，具体可根据需要进行选择。
77.具体的，所述光集成芯片420的感光区(未图示)与后续步骤形成的封装层500隔离。作为示例，所述光集成芯片420的感光区(未图示)与所述第一金属布线层211电连接后，在所述第一重新布线层210上并在所述光集成芯片420的外围处形成有一圈保护层(未图示)以在所述感光区(未图示)与所述第一重新布线层210之间形成孔洞610。所述保护层(未图示)为密封胶，可以以点胶或划胶的方式密封在所述光集成芯片420边缘处。作为示例，所述光集成芯片420的感光区(未图示)还可以用透明粘接材料黏贴透明材料，以保护所述光集成芯片420的感光区(未图示)，与后续步骤形成的所述封装层500隔离。作为示例，所述光集成芯片420的感光区(未图示)还可以贴附热消失材料，在后续步骤形成的所述封装层500后，通过热消失原理形成在所述感光区(未图示)与所述第一重新布线层210之间形成所述孔洞610。所述热消失材料可为石蜡、聚苯乙烯(polystyrene)或其它可加热消失的材料。优选的，热消失材料为透明材质。
78.接着，参阅图5及图6，执行步骤s5，于所述第一重新布线层210远离所述硅衬底100一侧形成所述封装层500，所述封装层500包覆所述光集成芯片420、所述电集成芯片410和所述金属柱300，且所述封装层500显露所述金属柱300的第二端。
79.具体的，参阅图5，初始形成的所述塑封层500的上表面可以高于所述金属柱300的第二端，在形成所述塑封层500之后，执行将所述塑封层500减薄的工艺，以显露所述金属柱300的第二端，如采用但不仅限于化学机械研磨工艺对所述塑封层500进行减薄，以显露所述金属柱300的第二端，以减小封装尺寸，如图6所示。其中，所述塑封层500的材质可为聚合物、聚酰亚胺、硅胶及环氧树脂等，形成所述塑封层500的方法优选为可制备尺寸较为精准的模塑成型法，但所述塑封层500的材质及制备方法并非局限于此。
80.接着，参阅图7，执行步骤s6，于所述封装层500上形成第二重新布线层220，所述第二重新布线层220包括介电层222及第二金属布线层221，且所述第二金属布线层220与所述金属柱300电连接。其中，形成所述第二重新布线层220可用大马士革法，关于所述第二重新布线层220的结构、材质及制备方法，此处不作过分限制。
81.进一步的，在显露于所述第二重新布线层220的表面的所述第二金属布线层221的上方还可形成有惰性金属层700，以通过所述惰性金属层700对所述第二金属布线层221进行保护，如对铜金属布线层进行保护，以避免所述第二金属布线层221的氧化，提高器件稳定性。优选的，所述惰性金属层700为au金属层。
82.接着，参阅图8，执行步骤s7，图形化所述硅衬底100及所述第一重新布线层210，形成自所述硅衬底100的第二面向内延伸并贯穿所述硅衬底100及所述第一重新布线层210的通孔620，且所述通孔620与所述孔洞610相连通。
83.具体的，本实施例中，由于优选所述感光区(未图示)下方的所述第一重新布线层
210中仅具有所述硅基介电层212，不具有所述第一金属布线层211，且由于所述第一重新布线层210中的介电层采用所述硅基介电层212，衬底优选为所述硅衬底100，从而可在同一刻蚀步骤中同时刻蚀所述硅衬底100及所述硅基介电层212以形成所述通孔620，从而可降低工艺复杂度。
84.进一步的，根据需要在形成所述通孔620时，可先对所述硅衬底100进行减薄，而后再进行所述刻蚀工艺，且在进行减薄工艺的过程中，还可提供临时键合衬底(未图示)，以与所述第二重新布线层220键合提供支撑作用，具体可根据需要进行选择。
85.接着，参阅图9，执行步骤s8，于所述硅衬底100的第二面上中部键合透镜800，且所述透镜800与所述光集成芯片420之间形成密封空腔630。
86.具体的，在键合所述透镜800之后，可采用点胶等方式于所述透镜800周边形成密封层，以形成所述密封空腔630，从而可对所述光集成芯片420进行保护。所述透镜800的边缘与所述硅衬底100的第二面的边缘间隔。
87.接着，参阅图10，执行步骤s9，提供基板900，将所述基板900与所述第二重新布线层220键合，且所述基板900与所述第二金属布线层220电连接。其中，所述基板900可包括pcb基板。
88.作为示例，所述第二重新布线层220与所述基板900之间可形成有底部填充层110，以通过所述底部填充层110对所述第二重新布线层220与所述基板900进行保护。关于所述底部填充层110的材质可根据需要进行选择，为绝缘材质即可，此处不作过分限制。
89.接着，参阅图11，执行步骤s10，提供散热盖板120，将所述散热盖板120键合于所述基板900及所述硅衬底100的第二面上，且显露所述透镜800。
90.具体的，所述散热盖板120可采用铝散热盖板或其他材质的散热盖板，如铁、铜等，此处不作过分限制，且所述散热盖板120与所述基板900及所述硅衬底100的键合可采用热膨胀系数较为匹配的材质以形成良好键合，避免受热产生形变。为便于后续的电性引出，所述基板900的表面还可形成金属凸块130，如采用回流焊工艺制备的锡球等，但并非局限于此，关于所述金属凸块130的具体材质及制备，此处不作限定。
91.在本实施例中，所述散热盖板120位于所述透镜800的外围。
92.作为示例，所述光电集成式半导体封装结构中最小线宽可为0.4～0.8μm，最小线距可为0.4～0.8μm。
93.具体的，基于所述第一重新布线层210、所述第二重新布线层220及所述金属柱300，可使得所述光电集成式半导体封装结构中的最小线宽达0.4～0.8μm，如0.4μm、0.5μm、0.6μm、0.8μm等，以及所述光电集成式半导体封装结构中的最小线距达0.4～0.8μm，如0.4μm、0.5μm、0.6μm、0.8μm等，从而可实现所述光集成芯片420及所述电集成芯片410之间的共封装，且可有效减小封装结构的线宽线距，从而可仅通过后道的封装工艺即可实现将不同时代的具有不同工艺节点的芯片进行高密度整合封装。
94.参阅图2～图11，本实施例还提供一种光电集成式半导体封装结构，所述光电集成式半导体封装结构包括硅衬底100、第一重新布线层210、金属柱300、光集成芯片420、电集成芯片410、封装层500、第二重新布线层220、通孔620、透镜800、基板900及散热盖板120。
95.其中，所述硅衬底100包括第一面及相对的第二面；所述第一重新布线层210位于所述硅衬底100的第一面上，包括硅基介电层212及第一金属布线层211；所述金属柱300位
于所述第一重新布线层210上且远离所述硅衬底100，包括第一端及相对的第二端，且所述金属柱300的第一端与所述第一金属布线层211电连接；所述光集成芯片420及所述电集成芯片410键合于所述第一重新布线层211上并均分别与所述第一金属布线层211电连接，且位于所述感光区(未图示)下方的所述第一重新布线层210中仅具有所述硅基介电层212；所述封装层500覆盖所述光集成芯片420及所述电集成芯片410，且所述封装层500显露所述金属柱300的第二端；所述第二重新布线层220位于所述封装层500上，包括介电层222及第二金属布线层221，且所述第二金属布线层221与所述金属柱300电连接；所述通孔620自所述硅衬底100的第二面向内延伸并贯穿所述硅衬底100及所述第一重新布线层210，且所述通孔620与所述光集成芯片420的感光区(未图示)光线连通；所述透镜800键合于所述硅衬底100的第二面上，且所述透镜800与所述光集成芯片420之间具有密封空腔630，以防止所述光集成芯片420的感光区(未图示)被沾污而影响性能；所述基板900键合于所述第二重新布线层220上，且所述基板900与所述第二金属布线层221电连接；所述散热盖板120键合于所述基板900及所述硅衬底100的第二面上，且显露所述透镜800使光线能够通过透镜800、通孔620到达所述光集成芯片420的感光区(未图示)。
96.在本实施例中，所述光集成芯片420的感光区(未图示)与所述封装层500相互分离。所述光集成芯片420外围处设置有一圈保护层(未图示)以在所述感光区(未图示)与所述第一重新布线层210之间形成孔洞610，所述孔洞610与所述通孔620相互连通。
97.在其他实施例中，所述光集成芯片420的感光区(未图示)表面通过透明粘接材料黏贴透明材料，以保护所述光集成芯片420的感光区(未图示)，与所述封装层500隔离。
98.在其他实施例中，所述光集成芯片420的感光区(未图示)表面贴附热消失材料，以保护所述光集成芯片420的感光区(未图示)，与所述封装层500隔离。优选的，热消失材料为透明材质。所述热消失材料在形成所述封装层500后，通过热消失使其消失。
99.所述第二重新布线层220的表面的所述第二金属布线层221的上方还形成有惰性金属层700。优选的，所述惰性金属层700为au金属层。
100.具体的，所述光电集成式半导体封装结构可采用上述制备方法制备，但并非局限于此，本实施例中，所述光电集成式半导体封装结构采用上述制备方法制备，从而有关所述光电集成式半导体封装结构的制备、结构等此处不作赘述。
101.作为示例，所述光电集成式半导体封装结构中最小线宽可为0.4～0.8μm，最小线距可为0.4～0.8μm。
102.具体的，基于所述第一重新布线层210、所述第二重新布线层220及所述金属柱300，可使得所述光电集成式半导体封装结构中的最小线宽达0.4～0.8μm，如0.4μm、0.5μm、0.6μm、0.8μm等，以及所述光电集成式半导体封装结构中的最小线距达0.4～15μm，如0.4μm、0.5μm、0.6μm、0.8μm、2μm、5μm、10μm、15μm等，从而可实现所述光集成芯片420及所述电集成芯片410之间的共封装，且可有效减小封装结构的线宽线距，从而可仅通过后道的封装工艺即可实现将不同时代的具有不同工艺节点的芯片进行高密度整合封装。
103.作为示例，所述光集成芯片420可包括vcsel芯片，所述电集成芯片410可包括bicmos芯片，关于所述光集成芯片420及所述电集成芯片410的种类并非局限于此，此处不作过分限制。
104.综上所述，本发明的光电集成式半导体封装结构及制备方法，使用2.5d集成封装，
将具有不同节点尺寸的光集成芯片及电集成芯片均倒装在封装层中，可实现光集成芯片及电集成芯片之间的共封装，可有效减小封装结构的线宽线距，以通过后道工艺实现将不同时代的具有不同工艺节点的芯片进行高密度整合封装。
105.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。