半导体结构及半导体结构的形成方法与流程

1.本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。


背景技术：

2.sgt(split-gate-trench，分裂栅极沟槽)器件能够在提高器件耐压、节省器件面积的同时得到较低的导通电阻，具有较低的导通损耗；并且sgt器件的源极多晶可有效降低栅—漏电容，提高器件的开关频率，降低器件开关损耗。该结构在中低压功率器件领域得到广泛应用。
3.然而，现有的sgt器件性能还需要提升。


技术实现要素：

4.本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提升sgt器件的性能。
5.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底；位于衬底上的外延层；位于外延层内的凹槽结构，所述凹槽结构包括第一凹槽和位于第一凹槽上的第二凹槽，所述外延层表面暴露出第二凹槽顶部，所述第二凹槽在衬底上的投影位于所述第一凹槽在衬底上的投影范围内；位于第一凹槽内的屏蔽栅结构；位于第二凹槽内的控制栅结构；位于屏蔽栅结构和控制栅结构之间的隔离层。
6.可选的，所述屏蔽栅结构包括：位于第一凹槽侧壁表面和底部表面的屏蔽栅介质层；位于第一凹槽内的屏蔽栅极层，所述屏蔽栅极层位于屏蔽栅介质层表面。
7.可选的，所述控制栅结构包括：位于第二凹槽侧壁表面的控制栅介质层；位于第二凹槽内的控制栅极层，所述控制栅极层位于隔离层表面和控制栅介质层表面。
8.可选的，所述屏蔽栅介质层的厚度大于控制栅介质层的厚度。
9.可选的，所述第一凹槽侧壁与底部之间、以及侧壁与顶部之间具有圆弧夹角。
10.可选的，还包括：位于外延层内的体区，所述体区环绕所述控制栅结构，所述体区的导电类型与外延层的导电类型相反；位于体区的源极区层，所述源极区层环绕所述控制栅结构。
11.可选的，所述源极区层在衬底上的投影位于所述第一凹槽在衬底上的投影范围内。
12.可选的，还包括：位于控制栅结构上和源极区层的绝缘层；位于绝缘层上的导电结构，所述导电结构贯穿所述绝缘层与外延层和体区电连接。
13.可选的，所述外延层的导电类型包括n型。
14.可选的，还包括：位于衬底上的漏极区层；所述外延层位于漏极区层上。
15.可选的，还包括：位于漏极区层和外延层之间的半导体层。
16.相应地，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在
衬底上形成外延层；在外延层内形成第二凹槽，所述外延层表面暴露出第二凹槽顶部；在第二凹槽底部形成第一凹槽，所述第二凹槽在衬底上的投影位于所述第一凹槽在衬底上的投影范围内；在第一凹槽内形成屏蔽栅结构；在屏蔽栅结构顶部和第二凹槽底部形成隔离层；在第二凹槽内形成控制栅结构，所述隔离层位于屏蔽栅结构和控制栅结构之间。
17.可选的，所述第一凹槽和第二凹槽的形成方法包括：在外延层上形成第一掩膜层，所述第一掩膜层暴露出部分所述外延层表面；以所述第一掩膜层为掩膜刻蚀所述外延层，在外延层内形成第二凹槽；在第二凹槽侧壁表面形成阻挡层；以所述阻挡层为掩膜，刻蚀所述外延层，在第二凹槽底部形成初始第一凹槽；沿平行于衬底表面的方向对所述初始第一凹槽侧壁进行刻蚀，形成第一凹槽。
18.可选的，沿平行于衬底表面的方向对所述初始第一凹槽侧壁进行刻蚀的工艺包括：各向同性湿法刻蚀工艺，所述各向同性湿法刻蚀工艺的刻蚀液包括氢氟酸。
19.可选的，形成第一凹槽之后，还包括：对所述第一凹槽侧壁与底部之间、以及侧壁与顶部之间进行圆弧化处理。
20.可选的，所述第一凹槽侧壁与底部之间、以及侧壁与顶部之间具有圆弧夹角。
21.可选的，所述屏蔽栅结构包括：位于第一凹槽侧壁表面和底部表面的屏蔽栅介质层；位于第一凹槽内的屏蔽栅极层，所述屏蔽栅极层位于屏蔽栅介质层表面；所述屏蔽栅结构的形成方法包括：形成第一凹槽之后，在第一凹槽侧壁表面、底部表面和顶部表面形成屏蔽栅介质层；形成屏蔽栅介质层之后，去除所述阻挡层；去除所述阻挡层之后，在第一凹槽内形成屏蔽栅极层。
22.可选的，在第一凹槽内形成屏蔽栅极层的方法包括：在第二凹槽内和第一凹槽内形成栅极材料层；去除第二凹槽内的栅极材料层，在第一凹槽内形成所述屏蔽栅极层。
23.可选的，形成屏蔽栅极层之后，在屏蔽栅极层表面形成隔离层，所述隔离层位于第二凹槽底部。
24.可选的，所述控制栅结构包括：位于第二凹槽侧壁表面的控制栅介质层；位于第二凹槽内的控制栅极层，所述控制栅极层位于隔离层表面和控制栅介质层表面；所述控制栅结构的形成方法包括：在第二凹槽侧壁表面形成阻挡层之前，在第二凹槽侧壁表面形成控制栅介质层，所述阻挡层位于控制栅介质层表面；在屏蔽栅极层表面形成隔离层之后，在第二凹槽内形成控制栅极层，所述控制栅极层位于控制栅介质层表面。
25.可选的，所述屏蔽栅介质层的厚度大于控制栅介质层的厚度。
26.可选的，形成屏蔽栅结构和控制栅结构之后，在外延层内形成体区，所述体区环绕所述控制栅结构，所述体区的导电类型与外延层的导电类型相反；在体区内形成源极区层，所述源极区层环绕所述控制栅结构。
27.可选的，所述源极区层在衬底上的投影位于所述第一凹槽在衬底上的投影范围内。
28.可选的，还包括：形成位于控制栅结构上和源极区层的绝缘层；形成位于绝缘层上的导电结构，所述导电结构贯穿所述绝缘层与外延层和体区电连接。
29.可选的，所述外延层的导电类型包括n型。
30.可选的，在衬底上形成外延层之前，还包括：在衬底上形成漏极区层；所述外延层位于漏极区层上。
31.可选的，还包括：形成位于漏极区层和外延层之间的半导体层。
32.与现有技术相比，本发明的技术方案具有以下有益效果：
33.本发明技术方案的半导体结构，所述凹槽结构包括第一凹槽和位于第一凹槽上的第二凹槽，所述第二凹槽在衬底上的投影位于所述第一凹槽在衬底上的投影范围内，所述屏蔽栅结构位于第一凹槽内，所述控制栅结构位于第二凹槽内。从而后续形成环绕控制栅结构的源极区层时，所述源极区层和控制栅结构所占用的面积能够缩小，从而能够在不改变屏蔽栅结构尺寸的同时，缩小了半导体结构单元的整体面积，进而提升了半导体结构的集成度。
34.进一步，所述源极区层在衬底上的投影位于所述第一凹槽在衬底上的投影范围内。从而半导体结构的单元面积只取决于屏蔽栅结构的面积，进一步缩小了半导体结构单元的整体面积。
35.进一步，所述第一凹槽侧壁与底部之间、以及侧壁与顶部之间具有圆弧夹角。从而屏蔽栅结构的耐击穿性能进一步得到提升，避免屏蔽栅结构容易在尖角处被击穿的情况。
36.本发明技术方案的形成方法，通过先形成第二凹槽，再在第二凹槽底部形成第一凹槽，所述第二凹槽在衬底上的投影位于所述第一凹槽在衬底上的投影范围内。所述屏蔽栅结构位于第一凹槽内，所述控制栅结构位于第二凹槽内。从而后续形成环绕控制栅结构的源极区层时，所述源极区层和控制栅结构所占用的面积能够缩小，从而能够在不改变屏蔽栅结构尺寸的同时，缩小了半导体结构单元的整体面积，进而提升了半导体结构的集成度。
37.进一步，对所述第一凹槽侧壁与底部之间、以及侧壁与顶部之间进行圆弧化处理，使得所述第一凹槽侧壁与底部之间、以及侧壁与顶部之间具有圆弧夹角。从而能够消除所述第一凹槽侧壁与底部之间、以及侧壁与顶部之间的尖角，避免屏蔽栅结构容易在尖角处被击穿的情况。
附图说明
38.图1是一实施例中半导体结构的结构示意图；
39.图2至图13是本发明实施例中半导体结构形成过程的结构示意图。
具体实施方式
40.如背景技术所述，现有的sgt器件性能还需要提升。现结合具体的实施例进行分析说明。
41.图1是一实施例中半导体结构的结构示意图。
42.请参考图1，所述半导体结构包括：衬底100；位于衬底100上的漏极区层101；位于漏极区层101上的半导体层102；位于半导体层102上的外延层103；位于外延层103内的凹槽，位于凹槽内的屏蔽栅结构，所述屏蔽栅结构包括位于凹槽侧壁表面和底部表面的屏蔽栅介质层104以及位于屏蔽栅介质层104表面的屏蔽栅极层105；位于凹槽内的控制栅结构，所述控制栅结构位于屏蔽栅结构上，所述控制栅结构包括位于凹槽侧壁表面的控制栅介质层107以及控制栅介质层107表面的控制栅极层108；位于控制栅结构和屏蔽栅结构之间的隔离层106；位于外延层103内的体区109，所述体区109环绕所述控制栅结构，所述体区109
的导电类型与外延层103的导电类型相反；位于体区109的源极区层110，所述源极区层110环绕所述控制栅结构。
43.所述半导体结构，所述源极区层110环绕所述控制栅结构，所述半导体结构的单元面积取决于源极区层110和控制栅结构的面积之和。因此，需要进一步缩小半导体结构的面积，以提高集成度。
44.为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，所述凹槽结构包括第一凹槽和位于第一凹槽上的第二凹槽，所述第一凹槽在衬底上的投影位于所述第二凹槽在衬底上的投影范围内，所述屏蔽栅结构位于第一凹槽内，所述控制栅结构位于第二凹槽内。从而后续形成环绕控制栅结构的源极区层时，所述源极区层和控制栅结构所占用的面积能够缩小，从而能够在不改变屏蔽栅结构尺寸的同时，缩小了半导体结构单元的整体面积，进而提升了半导体结构的集成度。
45.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
46.图2至图13是本发明实施例中半导体结构形成过程的结构示意图。
47.请参考图2，提供衬底200。
48.在本实施例中，所述衬底200的材料为硅。
49.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
50.请继续参考图2，在衬底200上形成漏极区层201。
51.形成所述漏极区层201的工艺包括离子注入工艺。在本实施例中，所述漏极区层201的导电类型包括n型。
52.请继续参考图2，在漏极区层201上形成半导体层202。
53.在本实施例中，所述半导体层202的材料包括硅。
54.在其他实施例中，能够不形成所述半导体层。
55.请继续参考图2，在半导体层202上形成外延层203。
56.在本实施例中，所述外延层203的导电类型包括n型。
57.在本实施例中，所述外延层203的材料包括硅；形成所述外延层203的工艺包括外延生长工艺。
58.请参考图3，在外延层203内形成第二凹槽204，所述外延层203表面暴露出第二凹槽204顶部。
59.所述第二凹槽204的形成方法包括：在外延层203上形成第一掩膜层(未图示)，所述第一掩膜层暴露出部分所述外延层203表面；以所述第一掩膜层为掩膜刻蚀所述外延层203，在外延层203内形成第二凹槽204。
60.刻蚀所述外延层203的工艺包括干法刻蚀工艺。
61.请继续参考图3，在第二凹槽204侧壁表面形成控制栅介质层205；在控制栅介质层205表面形成阻挡层220。
62.所述控制栅介质层205和阻挡层220的形成方法包括：在第二凹槽204侧壁表面和底部表面形成控制栅介质材料层(未图示)；回刻蚀所述控制栅介质材料层，直至暴露出第
二凹槽204底部表面，在第二凹槽204侧壁表面形成控制栅介质层205；在控制栅介质层205表面和第二凹槽204底部表面形成阻挡材料层(未图示)；回刻蚀所述阻挡材料层，直至暴露出第二凹槽204底部表面，在控制栅介质层205表面形成阻挡层220。
63.在本实施例中，所述控制栅介质层205的材料包括氧化硅；所述阻挡层220的材料包括氮化硅。
64.所述阻挡层220用于保护所述控制栅介质层205免于在后续的工艺制程中受到损伤。
65.接下来，在第二凹槽204底部形成第一凹槽，所述第一凹槽在衬底200上的投影位于所述第二凹槽204在衬底200上的投影范围内。所述第一凹槽的形成过程请参考图4至图6。
66.请参考图4，以所述阻挡层220为掩膜，刻蚀所述外延层203，在第二凹槽204底部形成初始第一凹槽206。
67.刻蚀所述外延层203的工艺包括干法刻蚀工艺。
68.请参考图5，沿平行于衬底200表面的方向对所述初始第一凹槽206侧壁进行刻蚀，形成过渡第一凹槽207。
69.沿平行于衬底200表面的方向对所述初始第一凹槽206侧壁进行刻蚀的工艺包括：各向同性湿法刻蚀工艺，所述各向同性湿法刻蚀工艺的刻蚀液包括氢氟酸。
70.请参考图6，对所述过渡第一凹槽207侧壁与底部之间、以及侧壁与顶部之间进行圆弧化处理，形成第一凹槽208，所述第一凹槽208侧壁与底部之间、以及侧壁与顶部之间具有圆弧夹角。
71.对所述过渡第一凹槽207侧壁与底部之间、以及侧壁与顶部之间进行圆弧化处理的工艺包括：各向同性湿法刻蚀工艺。
72.所述第一凹槽208侧壁与底部之间、以及侧壁与顶部之间具有圆弧夹角。从而屏蔽栅结构的耐击穿性能进一步得到提升，避免屏蔽栅结构容易在尖角处被击穿的情况。
73.在其他实施例中，能够不对所述过渡第一凹槽侧壁与底部之间、以及侧壁与顶部之间进行圆弧化处理。所述第一凹槽的侧壁与底部、第一凹槽的侧壁与顶部具有夹角。
74.接下来，在第一凹槽208内形成屏蔽栅结构；在第二凹槽204内形成控制栅结构；在屏蔽栅结构和控制栅结构之间形成隔离层。所述屏蔽栅结构、控制栅结构和隔离层的形成过程请参考图7至图10。
75.所述屏蔽栅结构包括：位于第一凹槽208侧壁表面和底部表面的屏蔽栅介质层；位于第一凹槽208内的屏蔽栅极层，所述屏蔽栅极层位于屏蔽栅介质层表面。
76.所述控制栅结构包括：位于第二凹槽204侧壁表面的控制栅介质层205；位于第二凹槽204内的控制栅极层，所述控制栅极层位于隔离层表面和控制栅介质层205表面。
77.请参考图7，在第一凹槽208侧壁表面、底部表面和顶部表面形成屏蔽栅介质层209。
78.在第一凹槽208侧壁表面、底部表面和顶部表面形成屏蔽栅介质层209的工艺包括化学气相沉积工艺或物理气相沉积工艺。
79.在本实施例中，所述屏蔽栅介质层209的材料包括氧化硅。
80.在本实施例中，所述屏蔽栅介质层209的厚度大于控制栅介质层205的厚度。从而
所述屏蔽栅结构能够获得较高的耐击穿电压，能够提升半导体结构的可靠性。
81.所述第二凹槽204在衬底200上的投影位于所述第一凹槽208在衬底200上的投影范围内。所述第一凹槽用于形成屏蔽栅结构，需要保证所述第一凹槽208的面积足够大，从而能够在第一凹槽208内形成足够厚的屏蔽栅介质层209，以使屏蔽栅结构不易被击穿，提升半导体结构的可靠性。
82.请参考图8，去除所述阻挡层220。
83.所述阻挡层220的材料与屏蔽栅介质层209的材料以及与控制栅介质层205的材料不同，从而去除所述阻挡层220的工艺对屏蔽栅介质层209以及控制栅介质层205的损伤较小。
84.在本实施例中，去除所述阻挡层220的工艺包括湿法刻蚀工艺。
85.请参考图9，去除所述阻挡层220之后，在第一凹槽208内形成屏蔽栅极层210。
86.在第一凹槽208内形成屏蔽栅极层210的方法包括：在第二凹槽204内和第一凹槽208内形成栅极材料层(未图示)；去除第二凹槽204内的栅极材料层，在第一凹槽208内形成所述屏蔽栅极层210。
87.在本实施例中，所述屏蔽栅极层210的材料包括多晶硅。
88.请继续参考图9，在屏蔽栅极层210顶部和第二凹槽204底部形成隔离层211。
89.在本实施例中，所述隔离层211的材料包括氧化硅。所述隔离层211用于电隔离所述屏蔽栅结构和控制栅结构。所述氧化硅材料成本低易于获得，且具有较小的介电常数，不会在屏蔽栅结构和控制栅结构生成较大的寄生电容。
90.请参考图10，在第二凹槽204内形成控制栅结构，所述隔离层211位于屏蔽栅结构和控制栅结构之间。
91.所述控制栅结构的形成方法包括：在第二凹槽204内和外延层203上形成控制栅极材料层；平坦化所述控制栅极材料层，直至暴露出外延层203表面，在第二凹槽204内形成控制栅极层212，所述控制栅极层212位于控制栅介质层205表面。
92.在本实施例中，所述控制栅极层212的材料包括多晶硅。
93.请参考图11，在外延层203内形成体区212，所述体区212环绕所述控制栅结构，所述体区212的导电类型与外延层203的导电类型相反。
94.在本实施例中，所述体区212的导电类型为p型。形成所述体区212的工艺包括离子注入工艺。
95.请参考图12，在体区212内形成源极区层214，所述源极区层214环绕所述控制栅结构。
96.在本实施例中，所述源极区层214在衬底200上的投影位于所述第一凹槽在衬底200上的投影范围内。从而半导体结构的单元面积只取决于屏蔽栅结构的面积，进一步缩小了半导体结构单元的整体面积，提升了半导体结构的集成度。
97.在本实施例中，所述源极区层214的导电类型包括n型。形成所述源极区层214的工艺包括离子注入工艺。
98.请参考图13，还包括：形成位于控制栅结构上和源极区层的绝缘层215；形成位于绝缘层216上的导电结构216，所述导电结构216贯穿所述绝缘层215与外延层203和体区213电连接。
99.所述形成方法，通过先形成第二凹槽204，再在第二凹槽204底部形成第一凹槽208，所述第二凹槽204在衬底上的投影位于所述第一凹槽208在衬底上的投影范围内。所述屏蔽栅结构位于第一凹槽内，所述控制栅结构位于第二凹槽内。从而后续形成环绕控制栅结构的源极区层214时，所述源极区层214和控制栅结构所占用的面积能够缩小，从而能够在不改变屏蔽栅结构尺寸的同时，缩小了半导体结构单元的整体面积，进而提升了半导体结构的集成度。
100.相应地，本发明实施例中还提供一种半导体结构，请继续参考图13，包括：
101.衬底200；
102.位于衬底200上的外延层203；
103.位于外延层203内的凹槽结构，所述凹槽结构包括第一凹槽和位于第一凹槽上的第二凹槽，所述外延层203表面暴露出第二凹槽顶部，所述第二凹槽在衬底200上的投影位于所述第一凹槽在衬底200上的投影范围内；
104.位于第一凹槽内的屏蔽栅结构；
105.位于第二凹槽内的控制栅结构；
106.位于屏蔽栅结构和控制栅结构之间的隔离层211。
107.在本实施例中，所述屏蔽栅结构包括：位于第一凹槽侧壁表面和底部表面的屏蔽栅介质层209；位于第一凹槽内的屏蔽栅极层210，所述屏蔽栅极层210位于屏蔽栅介质层209表面。
108.在本实施例中，所述控制栅结构包括：位于第二凹槽侧壁表面的控制栅介质层205；位于第二凹槽内的控制栅极层212，所述控制栅极层212位于隔离层211表面和控制栅介质层205表面。
109.在本实施例中，所述屏蔽栅介质层209的厚度大于控制栅介质层205的厚度。
110.在本实施例中，所述第一凹槽侧壁与底部之间、以及侧壁与顶部之间具有圆弧夹角。
111.在本实施例中，还包括：位于外延层203内的体区213，所述体区213环绕所述控制栅结构，所述体区213的导电类型与外延层203的导电类型相反；位于体区213的源极区层214，所述源极区层214环绕所述控制栅结构。
112.在本实施例中，所述源极区层214在衬底200上的投影位于所述第一凹槽在衬底200上的投影范围内。
113.在本实施例中，还包括：位于控制栅结构上和源极区层214的绝缘层215；位于绝缘层215上的导电结构216，所述导电结构216贯穿所述绝缘层215与外延层203和体区213电连接。
114.在本实施例中，所述外延层203的导电类型包括n型。
115.在本实施例中，还包括：位于衬底200上的漏极区层201；所述外延层203位于漏极区层201上。
116.在本实施例中，还包括：位于漏极区层201和外延层203之间的半导体层202。
117.所述半导体结构，所述凹槽结构包括第一凹槽和位于第一凹槽上的第二凹槽，所述第二凹槽在衬底上的投影位于所述第一凹槽在衬底上的投影范围内，所述屏蔽栅结构位于第一凹槽内，所述控制栅结构位于第二凹槽内。从而后续形成环绕控制栅结构的源极区
层214时，所述源极区层214和控制栅结构所占用的面积能够缩小，从而能够在不改变屏蔽栅结构尺寸的同时，缩小了半导体结构单元的整体面积，进而提升了半导体结构的集成度。
118.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。