UMOSFET器件及提高UMOSFET器件性能的方法

umosfet器件及提高umosfet器件性能的方法
技术领域
1.本发明特别涉及一种β-ga2o
3 umosfet器件及提高β-ga2o
3 umosfet器件性能的方法，属于半导体功率器件技术领域。


背景技术：

2.近些年来，由于硅技术的基本性能已经接近极限，因此人们对开发基于宽禁带复合半导体的电子器件产生了浓厚的兴趣。β相氧化镓(β-ga2o3)由于具有～4.9ev的超宽禁带、8mv/cm的高临界击穿场强而引起了科研人员的研究热潮。β-ga2o3在实验中已经证明了至少5mv/cm的临界场强，超过了gan和sic的理论值，同时通过增加器件水平的功率密度和功率转换效率来减小尺寸和重量，为未来的高压和大功率电子系统提供了一个令人瞩目的蓝图。ga2o3还具有热稳定性和抗辐射性能，因此特别适用于航空航天、探测器、测量和核技术等需要在恶劣环境中稳定运行的建筑设备和系统。与gan、sic等宽禁带半导体相比，这些新兴的ga2o3技术的快速发展离不开熔融生长的氧化镓衬底的可用性，其高质量和大尺寸为ga2o3提供了一个独特的和显著的成本优势。
3.迄今为止，报道的β-ga2o3金属氧化物半导体场效应晶体管(mosfet)几乎都是作为横向结构实现的，耗尽型和增强型器件的关态击穿电压分别超过了750v和600v。在高压大功率应用中，由于峰值电场埋藏在体块中，可以避免表面闪络导致的器件过早失效，并减轻表面状态引起的性能不稳定，因此首选垂直结构。此外，垂直mosfet的击穿电压与漂移层厚度成比例，而不是横向栅极-漏极分离，这就意味着不需要牺牲芯片面积或电流密度便可以得到更高的击穿电压。然而，由于缺乏p型β-ga2o3，早期对垂直ga2o
3 mosfet的研究多采用具有侧栅调制的非平面鳍型结构，以规避源极和漏极之间pn结隔离的需要。与沟道栅极finfet几何结构相比，平面栅极结构避免了沟道角部栅极氧化物的场应力加剧导致的可靠性问题，并消除了沟道边墙干蚀刻损伤造成的较差mos界面的担忧。而电流孔径垂直电子晶体管(cavet)也是实现垂直增强型ga2o
3 mosfet的方法之一。
4.现有技术中的一种电流孔径垂直电子晶体管(cavet)的结构如图1所示，其主要是利用离子注入方式将mg离子或n离子注到ga2o3漂移层中形成电流阻挡层；并通过外延或者离子注入si的方式在ga2o3漂移层上端形成高掺ga2o3薄膜以便和源极形成欧姆接触；最后再沉积栅极金属和源、漏极金属成功制备出具有平面栅结构的垂直型ga2o
3 mosfet器件。器件主要是通过栅极金属耗尽栅下电子达到器件关闭目的，然后在栅极金属施加正压，在沟道层区域形成一层电子积累层实现器件导通。但是，cavet面临着栅源泄漏问题，且电流密度低，难以满足高击穿电压的需要。


技术实现要素：

5.本发明的主要目的在于提供一种β-ga2o
3 umosfet器件及提高β-ga2o
3 umosfet器件性能的方法，从而克服现有技术中的不足。
6.为实现前述发明目的，本发明采用的技术方案包括：
7.本发明一方面提供了一种β-ga2o
3 umosfet器件，包括外延结构以及与所述外延结构配合的源极、漏极和栅极，
8.所述外延结构包括依次层叠设置的n型氧化镓漂移层、电流阻挡层和第一n型氧化镓外延层，并且，所述外延结构内还设置有槽状结构，所述槽状结构的槽口设置在第一n型氧化镓外延层的表面、槽底设置在所述n型氧化镓漂移层内；以及，第二n型氧化镓外延层，其连续覆设在所述槽状结构的槽壁上，所述β-ga2o
3 umosfet器件的导电通道位于所述第二n型氧化镓外延层内；
9.至少所述栅极的部分所述槽状结构内，且所述栅极与所述第二n型氧化镓外延层被介质层隔离，所述源极与所述第一n型氧化镓外延层电性结合。
10.本发明另一方面还提供了一种提高β-ga2o
3 umosfet器件性能的方法，包括制作外延结构的步骤以及制作与所述外延结构匹配的源极、漏极和栅极的步骤，制作外延结构的步骤包括：
11.形成依次层叠设置的n型氧化镓漂移层、电流阻挡层和第一n型氧化镓外延层；
12.制作槽状结构，且使所述槽状结构的槽口设置在所述第一n型氧化镓外延层的表面、槽底设于所述n型氧化镓漂移层内；
13.形成第二n型氧化镓外延层，且使所述第二n型氧化镓外延层连续覆设在所述槽状结构的槽壁上，所述β-ga2o
3 umosfet器件的导电通道位于所述第二n型氧化镓外延层内；
14.其中，至少所述栅极的部分所述槽状结构内，且所述栅极与所述第二n型氧化镓外延层被介质层隔离，所述源极与所述第一n型氧化镓外延层电性结合。
15.与现有技术相比，本发明的优点包括：
16.1)本发明提供的一种垂直型β-ga2o
3 umosfet器件的饱和电流密度更高；相对于cavet器件，本发明提供的一种垂直型β-ga2o
3 umosfet器件的电流密度更大，栅源泄漏电流更小，且可在高电压下工作。
17.2)本发明提供的一种垂直型β-ga2o
3 umosfet器件的导电通道位于槽状结构侧壁的非故意掺杂的β-ga2o3外延层中，可通过提高β-ga2o3漂移层中高阻区的n离子注入浓度，以降低器件在关态下的漏电，同时避免器件阈值电压的增加。
18.3)本发明提供的一种垂直型β-ga2o
3 umosfet器件，将导电通道从离子注入区域转移至位于槽状结构侧壁非故意掺杂的β-ga2o3外延层中，可有效降低器件的阈值电压，当栅极电压不断加大时，导电通道向电流阻挡层拓展，大大提高了器件的饱和电流密度。
19.4)本发明提供的一种提高β-ga2o
3 umosfet器件性能的方法，在刻蚀后的槽状结构的槽壁上二次外延形成非故意掺杂的β-ga2o3外延层，由于槽状结构的槽壁表面存在许多悬挂键可得到高质量的非故意掺杂的β-ga2o3外延层，从而改善mos界面，避免了刻蚀表面所带来的载流子的迁移率降低的问题。
20.5)本发明提供的一种提高β-ga2o
3 umosfet器件性能的方法，通过沉积p-nio等p型外延层和非故意掺杂的β-ga2o3外延层形成pn结，可将器件的场强集中区域从介质层转移至pn结耗尽区，大大提升了器件的击穿电压。
附图说明
21.图1是现有技术中的一种电流孔径垂直电子晶体管(cavet)的结构示意图；
22.图2是本发明一典型实施案例中提供的一种β-ga2o
3 umosfet器件的结构示意图；
23.图3是本发明一典型实施案例中提供的一种β-ga2o
3 umosfet器件的制备流程结构示意图；
24.图4a、图4b、图4c分别是实施例1中的一种β-ga2o
3 umosfet器件的转移曲线、输出曲线和击穿曲线；
25.图5a、图5b、图5c分别是实施例2中的一种β-ga2o
3 umosfet器件的转移曲线、输出曲线和击穿曲线；
26.图6a、图6b、图6c分别是实施例3中的一种β-ga2o
3 umosfet器件的转移曲线、输出曲线和击穿曲线。
具体实施方式
27.鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。
28.本发明提供的一种β-ga2o
3 umosfet器件，通过在β-ga2o
3 umosfet器件的槽状结构的槽壁进行二次外延形成非故意掺杂的外延层，从而将器件的导电通道从离子注入区(即电流阻挡层)转移出来，进一步移至非故意掺杂的外延层中，达到提升饱和电流的目的，同时，由于二次外延形成的非故意掺杂的外延层中的电子数量远高于漂移层中高阻区的电子数量，因此可在很小的栅极电压下积累足够多的电子促进器件导通，从而降低了器件的阈值电压，并且，利用在槽状结构底部沉积的p型外延层和非故意掺杂的外延层形成的pn结提升器件的击穿电压，利用pn结提升击穿电压对提升ga2o3基功率器件的性能具有重要的意义。
29.本发明一方面提供了一种β-ga2o
3 umosfet器件，包括外延结构以及与所述外延结构配合的源极、漏极和栅极，
30.所述外延结构包括依次层叠设置的n型氧化镓漂移层、电流阻挡层和第一n型氧化镓外延层，并且，所述外延结构内还设置有槽状结构，所述槽状结构的槽口设置在第一n型氧化镓外延层的表面、槽底设置在所述n型氧化镓漂移层内；以及，第二n型氧化镓外延层，其连续覆设在所述槽状结构的槽壁上，所述β-ga2o
3 umosfet器件的导电通道位于所述第二n型氧化镓外延层内；
31.至少所述栅极的部分设置在所述槽状结构内，且所述栅极与所述第二n型氧化镓外延层被介质层隔离，所述源极与所述第一n型氧化镓外延层电性结合。
32.进一步的，所述第二n型氧化镓外延层为非故意掺杂的，所述第一n型氧化镓外延层为高掺杂的，所述第二n型氧化镓外延层的掺杂浓度小于所述第一n型氧化镓外延层的掺杂浓度。
33.进一步的，所述第二n型氧化镓外延层的载流子浓度越低越好，具体的，所述第二n型氧化镓外延层的掺杂浓度可以为5
×
10
15
cm-3
～2
×
10
16
cm-3
，所述第一n型氧化镓外延层需要高掺杂，具体的，所述第一n型氧化镓外延层的掺杂浓度为1
×
10
19
cm-3
～5
×
10
19
cm-3
，如果第二n型氧化镓外延层的掺杂浓度过高则会导致器件的漏电增加，因此，第二n型氧化镓外延层的掺杂浓度最好控制在15量级以下。
34.进一步的，所述第二n型氧化镓外延层的厚度为100～200nm，所述第一n型氧化镓
外延层的厚度为100～300nm。
35.进一步的，所述外延结构还包括p型外延层，设置在所述槽状结构的槽底，且所述p型外延层层叠设置在所述第二n型氧化镓外延层上，所述p型外延层与所述第二n型氧化镓外延层以及被第二n型氧化镓外延层覆盖的n型氧化镓漂移层形成pn结，其中，所述p型外延层的载流子浓度在18量级，而第二n型氧化镓外延层及n型氧化镓漂移层的氧化镓浓度均在16量级，因此pn结的耗尽区宽度约为300nm-400nm会超过第二n型氧化镓外延层的厚度。
36.进一步的，所述p型外延层的材质包括p-nio等，但不限于此。
37.进一步的，所述p型外延层的厚度为50-150nm。
38.进一步的，所述p型外延层与栅极也被所述介质层隔离。
39.进一步的，所述电流阻挡层是由所述n型氧化镓漂移层的表层区域被注入补偿受主材料后转化形成的高阻区。
40.进一步的，所述补偿受主材料包括n离子或mg离子等，但不限于此。
41.进一步的，所述电流阻挡层内补偿受主材料的浓度为1
×
10
18
cm-3
～1
×
10
19
cm-3
。
42.进一步的，所述电流阻挡层的厚度为300～600nm，所述n型氧化镓漂移层的厚度为4-10μm。
43.进一步的，所述槽状结构的深度为800～1000nm。
44.进一步的，所述槽状结构为u形槽、v形槽或倒梯形槽等，但不限于此。
45.进一步的，所述n型氧化镓漂移层设置在n型氧化镓衬底上，所述漏极设置在所述n型氧化镓衬底远离所述n型氧化镓漂移层的一侧表面上，并与所述n型氧化镓衬底形成欧姆接触。
46.进一步的，所述第一n型氧化镓外延层的载流子浓度＞n型氧化镓衬底的载流子浓度＞n型氧化镓漂移层的载流子浓度。
47.进一步的，所述n型氧化镓衬底、n型氧化镓漂移层、第一n型氧化镓外延层、第二n型氧化镓外延层的材质均包括β-ga2o3。
48.本发明另一方面还提供了一种提高β-ga2o
3 umosfet器件性能的方法，包括制作外延结构的步骤以及制作与所述外延结构匹配的源极、漏极和栅极的步骤，制作外延结构的步骤包括：
49.形成依次层叠设置的n型氧化镓漂移层、电流阻挡层和第一n型氧化镓外延层；
50.制作槽状结构，且使所述槽状结构的槽口设置在所述第一n型氧化镓外延层的表面、槽底设于所述n型氧化镓漂移层内；
51.形成第二n型氧化镓外延层，且使所述第二n型氧化镓外延层连续覆设在所述槽状结构的槽壁上，所述β-ga2o
3 umosfet器件的导电通道位于所述第二n型氧化镓外延层内；
52.其中，至少所述栅极的部分设置在所述槽状结构内，且所述栅极与所述第二n型氧化镓外延层被介质层隔离，所述源极与所述第一n型氧化镓外延层电性结合。
53.进一步的，所述第二n型氧化镓外延层为非故意掺杂的，所述第一n型氧化镓外延层为高掺杂的，所述第二n型氧化镓外延层的掺杂浓度小于所述第一n型氧化镓外延层的掺杂浓度。
54.进一步的，所述第二n型氧化镓外延层的掺杂浓度为5
×
10
15
cm-3
～2
×
10
16
cm-3
，所述第一n型氧化镓外延层的掺杂浓度为1
×
10
19
cm-3
～5
×
10
19
cm-3
。
55.进一步的，所述第二n型氧化镓外延层的厚度为100～200nm，所述第一n型氧化镓外延层的厚度为100～300nm。
56.进一步的，制作所述外延结构的步骤还包括：在所述槽状结构的槽底形成p型外延层，且使所述p型外延层层叠设置在第二n型氧化镓外延层上，所述p型外延层与所述第二n型氧化镓外延层以及被第二n型氧化镓外延层覆盖的形成pn结。
57.进一步的，所述p型外延层的材质包括p-nio等，但不限于此。
58.进一步的，所述p型外延层的厚度为50-150nm。
59.进一步的，所述栅极与p型外延层之间也被所述介质层隔离。
60.进一步的，所述的方法具体包括：向所述n型氧化镓漂移层的表层区域内注入补偿受主材料并激活所述补偿受主材料，以将所述n型氧化镓漂移层的表层区域内的电子耗尽而形成高阻的电流阻挡层。
61.进一步的，所述的方法具体包括：向所述n型氧化镓漂移层的表层区域内注入补偿受主材料，之后于1000～1200℃条件下退火30～60min，以激活补偿受主材料，而将所述表层区域内的电子耗尽，从而形成高阻的电流阻挡层。
62.进一步的，所述补偿受主材料包括n离子或mg离子。
63.进一步的，所述电流阻挡层内补偿受主材料的浓度为1
×
10
18
cm-3
～1
×
10
19
cm-3
。
64.进一步的，所述电流阻挡层的厚度为300～600nm，所述n型氧化镓漂移层的厚度为4-10μm。
65.在一具体实施方式中，所述的方法包括：先在所述n型氧化镓漂移层的表面形成厚度在100nm左右的sio2层作为离子注入牺牲层，之后在靠近所述离子注入牺牲层所在的n型氧化镓漂移层的表层区域内注入补偿受主材料，从而在距离n型氧化镓漂移层表面300-600nm处形成高阻区，之后再除去离子注入牺牲层。
66.进一步的，所述离子注入牺牲层的材质包括但不限于氧化硅等。
67.进一步的，所述离子注入牺牲层的厚度为50～200nm。
68.在一具体实施方式中，所述的方法包括：直接在所述电流阻挡层上外延生长高掺杂β-ga2o3外延层作为第一n型氧化镓外延层，或者，先在所述电流阻挡层上外延生长β-ga2o3外延层，再采用离子注入的方式将所述β-ga2o3外延层转化形成高掺杂β-ga2o3外延层作为第一n型氧化镓外延层。
69.示例性的，可以采用mocvd(金属有机化合物化学气相沉淀)、cvd(化学气相淀积)或mbe(分子束外延)等方式生长形成所述β-ga2o3外延层或高掺杂β-ga2o3外延层。
70.在一具体实施方式中，所述的制备方法包括：向所述β-ga2o3外延层内注入si离子而将所述β-ga2o3外延层转化形成高掺杂β-ga2o3外延层。
71.进一步的，所述槽状结构的深度为800～1000nm。
72.进一步的，所述槽状结构为u形槽、v形槽或倒梯形槽。
73.进一步的，所述n型氧化镓漂移层设置在n型氧化镓衬底上，所述漏极设置在所述n型氧化镓衬底远离所述n型氧化镓漂移层的一侧表面上，并与所述n型氧化镓衬底形成欧姆接触。
74.进一步的，所述第一n型氧化镓外延层的载流子浓度＞n型氧化镓衬底的载流子浓度＞n型氧化镓漂移层的载流子浓度。
75.进一步的，所述n型氧化镓衬底、n型氧化镓漂移层、第一n型氧化镓外延层、第二n型氧化镓外延层的材质均包括β-ga2o3。
76.如下将结合附图以及具体实施案例对该技术方案、其实施过程及原理等作进一步的解释说明，除非特别说明的之外，本发明实施例中所采用的半导体外延生长设备、刻蚀工艺及刻蚀设备、离子注入的设备、金属沉积的设备、退火设备等均是本领域技术人员已知的，在此不对其具体的设备型号等进行限定。
77.在一些较为具体的实施方案中，请参阅图2，一种β-ga2o
3 umosfet器件，包括外延结构以及与所述外延结构配合的源极81、漏极82和栅极83，
78.所述外延结构包括β-ga2o3衬底10、β-ga2o3漂移层20、电流阻挡层30、高掺杂的β-ga2o3外延层40和非故意掺杂的β-ga2o3外延层50，所述β-ga2o3衬底10、β-ga2o3漂移层20、电流阻挡层30和高掺杂的β-ga2o3外延层40依次层叠设置；
79.所述外延结构与栅极83对应的区域(可以理解为栅极区域)设置有槽状结构101，所述槽状结构101的槽口设置在所述高掺杂的β-ga2o3外延层40背对电流阻挡层30的一侧表面、槽底设置在所述β-ga2o3漂移层20内，所述非故意掺杂的β-ga2o3外延层50连续覆设在所述槽状结构101的槽壁(包括槽底面和侧壁)上；
80.所述栅极83的一部分设置在所述槽状结构101内、另一部分设置在位于所述槽状结构101外部的高掺杂的β-ga2o3外延层40上，且所述栅极83与高掺杂的β-ga2o3外延层40、非故意掺杂的β-ga2o3外延层50之间被介质层70隔离，所述源极81设置在高掺杂的β-ga2o3外延层40上，并与所述高掺杂的β-ga2o3外延层40形成欧姆接触，所述漏极60设置在β-ga2o3衬底10背对β-ga2o3漂移层20的一侧表面且与所述β-ga2o3衬底10形成欧姆接触；
81.其中，所述β-ga2o3衬底10、β-ga2o3漂移层20、高掺杂的β-ga2o3外延层40、非故意掺杂的β-ga2o3外延层50的导电类型均为n型，所述电流阻挡层30为电子被耗尽后形成的高阻区。
82.具体的，所述非故意掺杂的β-ga2o3外延层50将所述槽状结构底部的拐角由直角改变成具有一定弧形的形状，抑制了局部场强集中，促进了击穿电压的提升。
83.本发明通过控制非故意掺杂的β-ga2o3外延层50中的载流子浓度依然可以实现增强型，且将导电通道转移至非故意掺杂的β-ga2o3外延层50，从而可以将器件的饱和电流由500a/cm2～700a/cm2提升至1000a/cm2～1500a/cm2。
84.具体的，所述非故意掺杂的β-ga2o3外延层50的掺杂浓度小于所述高掺杂的β-ga2o3外延层40的掺杂浓度，其中，所述非故意掺杂的β-ga2o3外延层50的掺杂浓度为5
×
10
15
cm-3
～2
×
10
16
cm-3
，所述高掺杂的β-ga2o3外延层40的掺杂浓度为1
×
10
19
cm-3
～5
×
10
19
cm-3
。
85.具体的，第一n型氧化镓外延层能够保证良好的欧姆接触，第二n型氧化镓外延层能够降低刻蚀侧壁的界面态密度。
86.具体的，所述非故意掺杂的β-ga2o3外延层50的厚度为100～200nm，所述高掺杂的β-ga2o3外延层40的厚度为100～300nm。
87.具体的，所述槽状结构101的槽底还设置有p型外延层60，且所述p型外延层60层叠设置在所述非故意掺杂的β-ga2o3外延层50上并与所述非故意掺杂的β-ga2o3外延层50以及被非故意掺杂的β-ga2o3外延层50覆盖的β-ga2o3漂移层20形成pn结，所述p型外延层60与栅
极83也被所述介质层70隔离；通过形成的pn结可以将场强集中区域从介质层转移至pn结，从而将器件的击穿电压从300v～500v提升至700v～1000v。
88.具体的，所述p型外延层60的材质包括p-nio等p型材料，所述p型外延层的厚度为50-150nm。
89.具体的，所述电流阻挡层30是由所述β-ga2o3漂移层20的表层区域(β-ga2o3漂移层20背对β-ga2o3衬底的表层区域)被注入补偿受主材料后转化形成的高阻区，其中，所述补偿受主材料可以是n离子或mg离子等，所述电流阻挡层30内补偿受主材料的浓度为1
×
10
18
cm-3
～1
×
10
19
cm-3
。
90.具体的，本发明利用n离子等补偿受主材料注入技术耗尽漂移层中的电子，制备获得垂直增强型β-ga2o
3 umosfet器件；具体可以是通过将作为补偿受主的n离子或mg离子等注入到β-ga2o3漂移层中实现电子耗尽，然后在电子被耗尽的β-ga2o3漂移层表面外延一层高浓度的β-ga2o3薄膜方便后续源极欧姆接触的形成；同时，利用icp刻蚀获得的槽状结构方便沉积介质层和栅极金属；当给栅极施加正向电压时，槽状结构侧壁出现电子积累直至器件导通。本发明通过利用离子注入技术耗尽β-ga2o3漂移层中的电子实现了垂直增强型的β-ga2o
3 umosfet器件，对提升ga2o3基功率器件的性能和可靠性具有重要的意义。
91.本发明提供的一种垂直型β-ga2o
3 umosfet器件的工作原理是高阻区耗尽电子，阻挡源极和漏极之间的电流，从而实现增强型；当栅极电压加大时，会在高阻区与槽状结构的侧壁接触区靠近高阻区的一侧积累电子，当电子积累到足够多的数量便可实现器件导通，因此可以通过调整侧壁第二n型氧化镓外延层的掺杂浓度可以控制电子数量的多少，便可控制器件阈值电压的大小(掺杂浓度越大，阈值电压越小，极限情况下是掺杂浓度太高，在不加栅极电压的情况下就有足够多的电子促进器件导通，此时器件就不是增强型器件而是耗尽型器件)，因为器件的核心是高阻区与槽状结构的侧壁接触区域，此区域的电子数量的多少影响着器件导通与否，因此，槽状结构的槽底的外延层的掺杂浓度即使再高也无法促进器件导通，但是由于侧壁的外延层和槽底的外延层是同时生长的，所以掺杂浓度应该是一样的。
92.具体的，所述电流阻挡层的厚度为300～600nm，所述β-ga2o3漂移层20的厚度为4-10μm。
93.具体的，所述槽状结构的深度为800～1000nm，所述槽状结构为u形槽、v形槽或倒梯形槽等。
94.具体的，所述高掺杂的β-ga2o3外延层40的载流子浓度＞β-ga2o3衬底10的载流子浓度＞β-ga2o3漂移层20的载流子浓度。
95.实施例1
96.请参阅图3，一种β-ga2o
3 umosfet器件的制备方法，包括如下步骤：
97.1)将带有β-ga2o3漂移层20的β-ga2o3衬底10进行有机清洗，其中β-ga2o3漂移层20的厚度为10μm；
98.2)采用pecvd(等离子体增强化学的气相沉积法)等方式在β-ga2o3漂移层20的第一面生长厚度为100nm的sio2薄膜作为离子注入牺牲层，所述第一面为β-ga2o3漂移层20背对β-ga2o3衬底10的一侧表面；
99.3)采用离子注入机将n离子等补偿受主材料注入到距离β-ga2o3漂移层20内，注入
区域自β-ga2o3漂移层20表面延伸至距离第一面300～600nm处，并形成1
×
10
18
cm-3
～1
×
10
19
cm-3
的n离子浓度；
100.4)利用管式退火炉等退火设备在1000～1200℃条件下退火30～60min以激活n离子，从而在所述β-ga2o3漂移层20内形成电子被耗尽的电流阻挡层30，所述电流阻挡层30的厚度为300～600nm；
101.5)采用mocvd/cvd/mbe等方式在电流阻挡层30表面外延厚度为100～300nm的高掺杂的(掺杂浓度为1
×
10
19
cm-3
～5
×
10
19
cm-3
)β-ga2o3外延层40；
102.6)采用icp/rie等刻蚀方式在高掺杂的β-ga2o3外延层40表面的栅极区域刻出深度为800nm～1000nm的槽状结构101，且使所述槽状结构的槽口设置在所述高掺杂的β-ga2o3外延层40表面，槽底位于β-ga2o3漂移层20内，之后进行湿法腐蚀修复，其中，所述槽状结构101可以是u形槽、v形槽或倒梯形槽等；刻蚀之后的槽状结构的侧壁会存在许多的悬挂键，这是因为干法刻蚀中的物理轰击直接将ga-o键打断，根据外延生长经验，有悬挂键的区域生长的外延层晶体质量更好；
103.7)采用pecvd(等离子体增强化学的气相沉积法)等方式在步骤6)获得的样品结构表面生长厚度为100nm左右的sio2薄膜作为掩膜；
104.8)将步骤7)获得的样品光刻后采用nld等刻蚀方式将槽状结构区域的掩膜除去以露出槽状结构的槽壁；
105.9)将步骤8)获得的样品放入mocvd设备的生长室中，在并槽状结构区域进行二次外延，从而在槽状结构内生长形成连续覆盖槽状结构的槽壁的非故意掺杂的β-ga2o3外延层50，所述非故意掺杂的β-ga2o3外延层50的厚度为100～200nm，掺杂浓度为5
×
10
15
cm-3
～2
×
10
16
cm-3
；
106.10)采用ald(原子层沉积)设备/工艺在高掺杂β-ga2o3外延层40和非故意掺杂的β-ga2o3外延层50的表面沉积一层厚度为40nm左右的al2o3薄膜作为介质层70，并在al2o3薄膜的源极区域进行开孔以暴露高掺杂的β-ga2o3外延层40；
107.11)采用电子束蒸发等方式在高掺杂的β-ga2o3外延层40背对电流阻挡层30的表面的源极区域和β-ga2o3衬底10背对β-ga2o3漂移层20的表面沉积ti/au金属(厚度为50/150nm)，并采用lift-off剥离工艺进行金属剥离，从而制备成器件的源极81和漏极82；
108.12)采用rtp(快速退火炉)等对步骤11)获得的样品进行快速退火，以使源极81与高掺杂的β-ga2o3外延层40、漏极60与β-ga2o3衬底10实现欧姆接触；
109.13)采用电子束蒸发等方式在介质层70上沉积ni/au金属(50/150nm)作为器件的栅极70，从而获得垂直增强型β-ga2o
3 umosfet器件。
110.实施例1获得的β-ga2o
3 umosfet器件的转移曲线、输出曲线和击穿曲线分别如图4a、图4b、图4c所示，其中图4b的输出曲线包括多个电流密度曲线，多个电流密度曲线是在不同的电压下测试得到。
111.实施例2
112.请参阅图3，一种β-ga2o
3 umosfet器件的制备方法，包括如下步骤：
113.1)将带有β-ga2o3漂移层20的β-ga2o3衬底10进行有机清洗，其中β-ga2o3漂移层20的厚度为10μm；
114.2)采用pecvd(等离子体增强化学的气相沉积法)等方式在β-ga2o3漂移层20的第一
面生长厚度为100nm的sio2薄膜作为离子注入牺牲层，所述第一面为β-ga2o3漂移层20背对β-ga2o3衬底10的一侧表面；
115.3)采用离子注入机将n离子等补偿受主材料注入到距离β-ga2o3漂移层20内，注入区域自β-ga2o3漂移层20表面延伸至距离第一面300～600nm处，并形成1
×
10
18
cm-3
～1
×
10
19
cm-3
的n离子浓度；
116.4)利用管式退火炉等退火设备在1000～1200℃条件下退火30～60min以激活n离子，从而在所述β-ga2o3漂移层20内形成电子被耗尽的电流阻挡层30，所述电流阻挡层30的厚度为300～600nm；
117.5)采用mocvd/cvd/mbe等方式在电流阻挡层30表面外延厚度为100～300nm的高掺杂的(掺杂浓度为1
×
10
19
cm-3
～5
×
10
19
cm-3
)β-ga2o3外延层40；
118.6)采用icp/rie等刻蚀方式在高掺杂的β-ga2o3外延层40表面的栅极区域刻出深度为800nm～1000nm的槽状结构101，且使所述槽状结构的槽口设置在所述高掺杂的β-ga2o3外延层40表面，槽底位于β-ga2o3漂移层20内，之后进行湿法腐蚀修复，其中，所述槽状结构101可以是u形槽、v形槽或倒梯形槽等；
119.7)采用pecvd(等离子体增强化学的气相沉积法)等方式在步骤6)获得的样品结构表面生长厚度为100nm左右的sio2薄膜作为掩膜；
120.8)将步骤7)获得的样品光刻后采用nld等刻蚀方式将槽状结构区域的掩膜除去以露出槽状结构的槽壁；
121.9)将步骤8)获得的样品放入mocvd设备的生长室中，在并槽状结构区域进行二次外延，从而在槽状结构内生长形成连续覆盖槽状结构的槽壁的非故意掺杂的β-ga2o3外延层50，所述非故意掺杂的β-ga2o3外延层50的厚度为100～200nm，掺杂浓度为5
×
10
15
cm-3
～2
×
10
16
cm-3
；
122.10)采用溅射工艺在位于槽状结构槽底的非故意掺杂的β-ga2o3外延层50上沉积厚度为100nm的p-nio层60，所述p-nio层60与非故意掺杂的β-ga2o3外延层50形成pn结；
123.11)采用ald(原子层沉积)设备/工艺在高掺杂β-ga2o3外延层40、非故意掺杂的β-ga2o3外延层50、述p-nio层60的表面沉积一层厚度为40nm左右的al2o3薄膜作为介质层70，并在al2o3薄膜的源极区域进行开孔以暴露高掺杂的β-ga2o3外延层40；
124.12)采用电子束蒸发等方式在高掺杂的β-ga2o3外延层40背对电流阻挡层30的表面的源极区域和β-ga2o3衬底10背对β-ga2o3漂移层20的表面沉积ti/au金属(厚度为50/150nm)，并采用lift-off剥离工艺进行金属剥离，从而制备成器件的源极81和漏极82；
125.13)采用rtp(快速退火炉)等对步骤12)获得的样品进行快速退火，以使源极81与高掺杂的β-ga2o3外延层40、漏极60与β-ga2o3衬底10实现欧姆接触；
126.14)采用电子束蒸发等方式在介质层70上沉积ni/au金属(50/150nm)作为器件的栅极70，从而获得垂直增强型β-ga2o
3 umosfet器件。
127.实施例2获得的β-ga2o
3 umosfet器件的转移曲线、输出曲线和击穿曲线分别如图5a、图5b、图5c所示，其中图5b的输出曲线包括多个电流密度曲线，多个电流密度曲线是在不同的电压下测试得到。
128.实施例3
129.本实施例中的一种β-ga2o
3 umosfet器件的制备方法与实施例1基本一致，不同之
处在于：本实施例略去了步骤7)-步骤9)，本实施例中形成的垂直增强型β-ga2o
3 umosfet器件不包含非故意掺杂的β-ga2o3外延层50。
130.实施例3获得的β-ga2o
3 umosfet器件的转移曲线、输出曲线和击穿曲线分别如图6a、图6b、图6c所示，其中图6b的输出曲线包括多个电流密度曲线，多个电流密度曲线是在不同的电压下测试得到。
131.由图4a、图4b、图4c、图5a、图5b、图5c、图6a、图6b、图6c示出的实施例1-实施例3器件的转移曲线、输出曲线和击穿曲线可以看出，由于实施例1和实施例2具有二次外延形成的非故意掺杂的β-ga2o3外延层50，其中的电子数量远高于高阻区中的电子数量，因此其阈值电压相对于实施例3有所降低，关态漏电有所增加，且饱和电流也有所增加。实施例1中的器件的击穿电压略高于实施例3的原因主要是由于悬挂键的存在促进非故意掺杂的β-ga2o3外延层50的质量有所提升，且沉积后的二次外延层将u型槽底部的拐角由直角改变成具有一定弧形的形状，抑制了局部场强集中，促进击穿电压的提升；而实施例2由于沉积p-nio与非故意掺杂的β-ga2o3外延层50形成pn结，将场强落在pn结耗尽区中，大大的提升了击穿特性。
132.本发明提供的一种垂直型β-ga2o
3 umosfet器件及其制备方法，基于β-ga2o
3 umosfet器件在槽状结构区域二次外延β-ga2o3薄膜，将器件的导电通道转移出离子注入区域，并将导电通道转移至位于槽状结构侧壁的非故意掺杂的β-ga2o3外延层中，从而有效提高了器件的饱和电流/饱和电流密度，同时降低了器件的阈值电压；以及，本发明还可通过增加离子注入区注入浓度降低器件的关态漏电；其中，离子注入区是高阻区，因为高阻区虽然是高阻但是还是有一定数量的电子存在，因此也会产生一些关态漏电，在进行二次外延形成第二n型氧化镓外延层，第二n型氧化镓外延层中由于非故意掺杂会产生更多数量的电子在第二n型氧化镓外延层中，因此导致关态漏电更大，此时如果通过提升n离子的注入浓度耗尽高阻区中更多的电子数量，便可降低关态漏电。
133.本发明提供的一种垂直型β-ga2o
3 umosfet器件及其制备方法，可通过调整位于槽状结构侧壁的非故意掺杂的β-ga2o3外延层的掺杂浓度来控制器件的阈值电压大小，从而实现多种场景的应用；以及。本发明提供的一种垂直型β-ga2o
3 umosfet器件及其制备方法，还通过位于槽状结构槽底的pn结将器件的场强集中区域转移出来，从而提升了器件的耐压能力。
134.应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。