一种集成结势垒肖特基的MOSFET器件的制作方法

一种集成结势垒肖特基的mosfet器件
技术领域
1.本技术涉及半导体制造领域，尤其涉及一种集成结势垒肖特基的mosfet器件。


背景技术：

2.碳化硅晶体中存在基晶面位错，在一定条件下，基晶面位错可以转化为堆垛层错。当碳化硅功率mosfet器件中的体二极管导通时，在双极性运行下，电子-空穴的复合会使堆垛层错继续扩展，发生双极性退化。这一现象使得碳化硅功率mosfet器件的导通压电阻增大，阻断模式下的漏电流增大，碳化硅功率mosfet器件中的体二极管的导通压降增大，从而降低碳化硅功率mosfet器件的可靠性。
3.在实际的电路应用中，为了避免双极性退化，一般使用外部反向并联肖特基二极管来抑制功率mosfet器件中的体二极管。然而，这种方法会增大芯片的尺寸，且肖特基二极管的单价较高，因此这样产品结构会提高功率mosfet器件的成本。


技术实现要素：

4.本技术实施例提供了一种集成结势垒肖特基的mosfet器件，用于解决如下技术问题：在mosfet器件的外部并联肖特基二极管的方式导致集成了mosfet器件的芯片尺寸增大、制作成本增多。
5.本技术实施例采用下述技术方案：
6.本技术实施例提供了一种集成结势垒肖特基的mosfet器件，mosfet器件包括：外延层，以及所述外延层的表面排布的复合元胞；其中，所述外延层为n型半导体；所述复合元胞包括阱区、源极区域、第一高掺杂p型区域以及结势垒肖特基区域；所述结势垒肖特基区域包括多层环状高掺杂p型区域，以及每层所述环状高掺杂p型区域之间形成的肖特基区域；所述阱区为p型半导体，所述源极区域为n型半导体；所述结势垒肖特基区域环绕所述阱区，所述源极区域位于所述阱区内部，所述源极区域环绕所述第一高掺杂p型区域；其中，所述源极区域的离子注入深度小于所述阱区的离子注入深度，所述第一高掺杂p型区域与所述阱区相接触；所述阱区与所述外延层形成第一pn结，所述阱区与所述源极区域形成第二pn结，所述环状高掺杂p型区域与所述外延层形成第三pn结；每四个结势垒肖特基区域之间具有一个第二高掺杂p型区域；所述第二高掺杂p型区域的离子掺杂浓度与所述第一高掺杂p型区域的离子掺杂浓度相同；所述阱区与相邻的环状高掺杂p型区域之间形成结型场效应管jfet区域；所述肖特基区域以及所述jfet区域的离子掺杂浓度大于或等于所述外延层的离子掺杂浓度，所述jfet区域的宽度以及每层环状高掺杂p型区域的间距均在相同的预设区间内取值。
7.在一种可行的实施方式中，所述第一高掺杂p型区域、所述源极区域、所述阱区以及所述结势垒肖特基区域的形状相同，均为圆形或正多边形；所述第二高掺杂p型区域的形状为圆形或正方形；所述第二高掺杂p型区域的尺寸在[0μm～20μm]之间取值，若所述尺寸为0μm，则所述复合元胞中不包含所述第二高掺杂p型区域。
[0008]
在一种可行的实施方式中，所述mosfet器件还包括第一接触金属；所述第一接触金属覆盖于所述高掺杂p型区域的表面，与所述高掺杂p型区域形成欧姆接触；所述第一接触金属的一部分与所述源极区域相接触，以抑制所述mosfet器件内部的寄生双极晶体管效应。
[0009]
在一种可行的实施方式中，所述mosfet器件还包括第二接触金属；所述第二接触金属覆盖于所述结势垒肖特基区域的表面，与所述结势垒肖特基区域中的若干个肖特基区域形成肖特基接触；所述第一接触金属与所述第二接触金属之间保持预设距离，以便于通过不同的工艺，将所述第一接触金属和所述第二接触金属分别设计为欧姆接触和肖特基接触。
[0010]
本技术实施例通过将两种接触金属设计为分开的结构，可以更加方便地对两种接触金属分别进行不同的工艺处理，两者之间不产生干扰，从而降低mosfet器件的制作难度，提高器件加工的成功率，减少加工失败的器件数量。
[0011]
在一种可行的实施方式中，所述mosfet器件还包括绝缘栅极氧化层；所述绝缘栅极氧化层覆盖在所述元胞的源极区域、阱区以及jfet区域上；所述绝缘栅极氧化层覆盖住所述jfet区域的宽度大于或等于0.1微米，且小于所述jfet区域的宽度。
[0012]
在一种可行的实施方式中，所述栅极绝缘氧化层上覆盖有栅极导电多晶硅。
[0013]
在一种可行的实施方式中，所述绝缘栅极氧化层以及所述栅极导电多晶硅的外面包裹有绝缘介质层。
[0014]
在一种可行的实施方式中，所述绝缘介质层、所述第一接触金属以及所述第二接触金属上，覆盖有源极电极；所述源极电极与所述第一接触金属以及所述第二接触金属相接触；所述绝缘介质层将所述绝缘栅极氧化层以及所述栅极导电多晶硅，与所述源极电极隔开。
[0015]
在一种可行的实施方式中，所述mosfet器件还包括：碳化硅衬底，所述碳化硅衬底位于所述外延层背离所述元胞侧的表面；所述碳化硅衬底为n型半导体；所述碳化硅衬底中的离子掺杂浓度高于所述外延层中的离子掺杂浓度；所述碳化硅衬底背离所述外延层的一面覆盖有所述mosfet器件的漏极电极。
[0016]
在一种可行的实施方式中，所述预设区间为[0.8μm～5μm]。
[0017]
本技术实施例提供的一种集成结势垒肖特基的mosfet器件，具有多边形或圆形元胞设计，可以实现较高的沟道宽度和jfet区域总面积，进而使mosfet器件有较低的比导通电阻。
附图说明
[0018]
为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
[0019]
图1为本技术实施例提供的一种集成结势垒肖特基的mosfet器件有源区截面图；
[0020]
图2为本技术实施例提供的一种具有圆形形状的复合元胞局部示意图；
[0021]
图3为本技术实施例提供的另一种集成结势垒肖特基的mosfet器件有源区截面
图；
[0022]
图4为本技术实施例提供的一种第二高掺杂p型区域尺寸为0μm的复合元胞的局部示意图；
[0023]
图5为本技术实施例提供的一种第二高掺杂p型区域尺寸为0μm的复合元胞的截面图；
[0024]
图6为本技术实施例提供的一种正八边形和正方形复合元胞局部示意图；
[0025]
图7为本技术实施例提供的另一种正八边形和正方形复合元胞局部示意图；
[0026]
图8为本技术实施例提供的另一种正八边形和正方形复合元胞的截面图；
[0027]
附图标记说明：
[0028]
210、mosfet器件有源区；101、碳化硅衬底；102、外延层；103、阱区；104、源极区域；105、第一高掺杂p型区域；106、绝缘栅极氧化层；107、栅极导电多晶硅；108、绝缘介质层；109、第一接触金属；110、第二接触金属；111、源极电极；112、漏极电极；113、jfet区域；114、结势垒肖特基区域；115、第一pn结；116：第二pn结；117、环状高掺杂p型区域；118、第三pn结；119、第二高掺杂p型区域。
具体实施方式
[0029]
为了使本技术领域的人员更好地理解本技术中的技术方案，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本说明书实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都应当属于本技术保护的范围。
[0030]
本技术实施例提供了一种集成结势垒肖特基的mosfet器件，将结势垒肖特基二极管嵌入到功率mosfet器件中的每个元胞单元使肖特基二极管和功率mosfet二极管共用同一个结构，以减小集成芯片的尺寸，降低成本。
[0031]
图1为本技术实施例提供的一种集成结势垒肖特基的mosfet器件有源区截面图，如图1所示，mosfet器件210具体包括：外延层102，以及外延层的表面排布的若干形状相同、结构相同的元胞。其中，外延层为n型半导体。
[0032]
经过大量实验发现，与条形元胞相比，具有圆形和多边形元胞设计的mosfet器件，可以实现较高的沟道宽度和结型场效应管(junction field-effect transistor，jfet)区域总面积，进而有较低的比导通电阻。因此，本技术中的元胞设计为正多边形或圆形的复合结构。
[0033]
图2为本技术实施例提供的一种具有圆形形状的复合元胞局部示意图，如图2所示，复合元胞包括阱区103、源极区域104、第一高掺杂p型区域105以及结势垒肖特基区域114。结势垒肖特基区域114环绕阱区103，源极区域104位于阱区103内部，源极区域104环绕第一高掺杂p型区域105。其中，阱区为p型半导体，源极区域为n型半导体。
[0034]
进一步地，阱区103与外延层102之间的交界处形成第一pn结115，阱区103与源极区域104之间的交界处形成第二pn结116。环状高掺杂p型区域117与外延层形成第三pn结118。阱区103与相邻的环状高掺杂p型区域之间形成jfet区域113。
[0035]
在一个实施例中，复合元胞最外层具体包括3层环状高掺杂p型区域117，由于元胞
紧密排布，因此两个元胞共用最外层的环状高掺杂p型区域117，因此每两个元胞的阱区之间相隔5层环状高掺杂p型区域117，5层环状高掺杂p型区域之间形成4层肖特基区域。阱区103的离子掺杂浓度范围为：5e15cm-3
～5e18cm-3
。源极区域104的离子掺杂浓度范围为：1e18cm-3
～1e22cm-3
。第一高掺杂p型区域105以及环状第一高掺杂p型区域105的离子掺杂浓度范围为：1e18cm-3
～1e22 cm-3
。
[0036]
进一步地，jfet区域113的宽度n和离子注入浓度，需要保证mosfet具有较小的导通压降，并且在阻断模式下，阱区与相邻的环状高掺杂p型区域117之间可以起到有效的电场屏蔽效应作用，确保器件的可靠性。同理，结势垒肖特基区域114中各层环状高掺杂p型区域117的离子注入浓度和间距s，需要保证结势垒肖特基二极管具有足够的电流导通能力，并且在阻断模式下，相邻的环状高掺杂p型区域117之间可以起到有效的电场屏蔽效应作用，确保器件的可靠性。因此，本技术的设计中，结势垒肖特基区域114中环状高掺杂p型区域117之间形成的肖特基区域以及jfet区域113的离子掺杂浓度大于或等于外延层102的离子掺杂浓度。jfet区域113的宽度n以及每层环状高掺杂p型区域117的间距s均在预设区间内取值，实验表明，这样设计可以使mosfet器件具有较小的导通压降，以及在阻断模式下，阱区与相邻的环状高掺杂p型区域117之间，以及相邻的环状高掺杂p型区域117之间可以起到有效的电场屏蔽作用。
[0037]
在一个实施例中，预设区间具体为[0.8μm～5μm]。jfet区域113和结势垒肖特基区域114中环状高掺杂p型区域117之间形成的肖特基区域的离子掺杂浓度范围为：1e15cm-3
～5e17cm-3
。
[0038]
对于同一种器件设计的结势垒肖特基区域，每层环状高掺杂p型区域117的间距s的值是固定的。那么如图2中的四个圆形元胞之间的不规则区域以及如图4中的四个正八边形元胞之间的正方形区域，也需要满足固定的间距s值设计(为了在阻断模式下，相邻的环状高掺杂p型区域117之间或者环状高掺杂p型区域117和相邻的第二高掺杂p型区域119之间，可以起到有效的电场屏蔽作用)。因此，如果实际器件设计时，四个元胞之间形成的区域的宽度大于s，这时候就要在该区域中引入第二高掺杂p型区域119，来实现阻断模式。
[0039]
图1即为沿着图2中的虚线aa’切开的截面图。图3即为图2中的虚线bb’所对应的截面图。从图1中可以看出，第二高掺杂p型区域119也是肖特基区域114的一部分，且第二高掺杂p型区域119是周围四个元胞的结势垒肖特基区域所共用的。结势垒肖特基区域114包括多层环状高掺杂p型区域、第二高掺杂p型区域119，以及每层高掺杂p型区域之间形成的肖特基区域。源极区域104的离子注入深度小于阱区103的离子注入深度，第一高掺杂p型区域105与阱区相接触。第二高掺杂p型区域119的离子掺杂浓度与第一高掺杂p型区域105的离子掺杂浓度相同。
[0040]
在复合元胞设计中，阱区103、源极区域104、第一高掺杂p型区域105、结势垒肖特基区域114中的多层环状高掺杂p型区域117的形状相同，可以是正多边形或圆形。第二高掺杂p型区域119为正方形或圆形。第二高掺杂p型区域119的尺寸在[0μm～20μm]之间取值，若尺寸为0μm，就是复合元胞中不包含第二高掺杂p型区域119的情况。
[0041]
作为一种可行的实施方式，在如图2所示的具有圆形形状的复合元胞中，阱区103、源极区域104、结势垒肖特基区域114中的多层环状高掺杂p型区域的形状均为圆形，且圆心重合，第二高掺杂p型区域119也是圆形。
[0042]
作为一种可行的实施方式，在如图4所示的一种第二高掺杂p型区域尺寸为0μm的复合元胞中，源极区域104、阱区103、第一高掺杂p型区域105、结势垒肖特基区域114中的多层环状高掺杂p型区域117的形状均为正八边形，且中心点相同，第二高掺杂p型区域119的尺寸为0μm，也就是不包含第二高掺杂p型区域119。此时说明图4中的四个八边形元胞之间的正方形区域的边长刚好为s，因此不需要引入第二高掺杂p型区域。那么图4中的元胞结构的虚线aa’对应的截面图则如图5所示，其结势垒肖特基114区域不包含第二高掺杂p型区域119。
[0043]
作为一种可行的实施方式，在如图6所示的具有正八边形和正方形的复合元胞中，源极区域104、阱区103、第一高掺杂p型区域105、结势垒肖特基区域114中的多层环状高掺杂p型区域117的形状均为正八边形，且中心点相同，第二高掺杂p型区域119的形状为正方形，尺寸在0μm到20μm之间。图6中的元胞结构的aa’截面图同样如图1所示，bb’截面图则如图3所示。
[0044]
作为一种可行的实施方式，在如图7所示的另一种正八边形和正方形复合元胞局部示意图中，源极区域104、阱区103、第一高掺杂p型区域105、结势垒肖特基区域114中的多层环状高掺杂p型区域117的形状均为正八边形，且中心点相同，第二高掺杂p型区域119的形状为正方形，尺寸为1～20μm。图7中的元胞结构的aa’截面图同样如图1所示，bb’截面图则如图8所示。
[0045]
进一步地，mosfet器件10还包括第一接触金属109与第二接触金属110。如图1所示，第一接触金属覆盖于第一高掺杂p型区域105的表面，与第一高掺杂p型区域105形成欧姆接触。为了抑制mosfet器件10内部的寄生双极晶体管效应，将第一接触金属109的一部分与源极区域104相接触。第二接触金属覆盖于结势垒肖特基区域114的表面，与结势垒肖特基区域114中的若干个肖特基区域形成肖特基接触。
[0046]
如果将两片接触金属连接在一起，通过合适的接触金属设计和高温退火温度，可以使两片金属同时形成欧姆接触和肖特基接触，这样可以简化工艺流程，但弊端是实际器件生产中，同时形成良好的欧姆接触和肖特基接触不容易，因此可能会导致失败率增大，带来器件良率的牺牲。因此，如图1所示，本技术中的第一接触金属109与第二接触金属110之间保持一定距离，以便于通过不同的工艺，将两片接触金属分别设计为欧姆接触和肖特基接触，降低mosfet器件的制作难度和失败率。
[0047]
如图1所示，元胞的源极区域104、阱区103以及jfet区域113上覆盖着绝缘栅极氧化层106，绝缘栅极氧化层106起始于源极区域104，终止于jfet区域113。且绝缘栅极氧化层106覆盖住jfet区域113的宽度大于或等于0.1微米，且小于jfet区域113的宽度。
[0048]
例如，若jfet区域113的宽度为5微米，则绝缘栅极氧化层106覆盖jfet区域113的宽度的取值范围为：[0.1μm～5μm]。
[0049]
进一步地，栅极绝缘氧化层106上覆盖有栅极导电多晶硅107。绝缘栅极氧化层106以及栅极导电多晶硅107的外面包裹有绝缘介质层108，绝缘介质层108将绝缘栅极氧化层106以及栅极导电多晶硅107与相邻的第一接触金属109和第二接触金属110隔开。
[0050]
进一步地，在绝缘介质层108、第一接触金属109以及第二接触金属110上覆盖有源极电极111，源极电极111与每个元胞的第一接触金属109、第二接触金属110相接触，且绝缘介质层108将绝缘栅极氧化层106以及栅极导电多晶硅107与源极电极111完全隔开。
[0051]
进一步地，在外延层102背离元胞侧的一面，覆盖有碳化硅衬底101，碳化硅衬底101为n型半导体，且离子掺杂浓度高于外延层102的离子掺杂浓度。碳化硅衬底101背离外延层102的一面覆盖有mosfet器件10的漏极电极112。
[0052]
在一个实施例中，碳化硅衬底101的离子掺杂浓度范围为：1e18 cm-3
～1e20 cm-3
，外延层102的离子掺杂浓度范围为：1e14cm-3
～5e16 cm-3
。
[0053]
本技术实施例提供的一种集成结势垒肖特基的mosfet器件，具有多边形或圆形元胞设计，可以实现较高的沟道宽度和jfet区域总面积，进而使mosfet有较低的比导通电阻。将肖特基二极管嵌入到mosfet元胞中，可以使mosfet器件不需要再外部并联一个肖特基二极管，以减小集成芯片的尺寸。
[0054]
本技术中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
[0055]
上述对本技术特定实施例进行了描述。其它实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。
[0056]
以上所述仅为本技术的实施例而已，并不用于限制本技术。对于本领域技术人员来说，本技术的实施例可以有各种更改和变化。凡在本技术实施例的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本技术的权利要求范围之内。