高可靠性MOSFET器件的制作方法

高可靠性mosfet器件
技术领域
1.本实用新型涉及功率半导体器件技术领域，尤其涉及一种高可靠性mosfet器件。


背景技术：

2.mosfet器件一般作为大功率的开关器件在电路中使用，对于开关器件，一般在开启时处于线性区，即器件处于低导通电压高导通电流的模式；而当开关关闭时，器件处于截止区，此时器件两端能承受高电压且只有极小的漏电流。但是，现有mosfet器件仍然存在很多待改善的技术问题。


技术实现要素：

3.本实用新型的目的是提供一种高可靠性mosfet器件，该高可靠性mosfet器件既有利于增大了电流，提高了器件整体的驱动能力，也增强了器件单胞之间隔离性能，进一步提高了器件整体的可靠性。
4.为达到上述目的，本实用新型采用的技术方案是：一种高可靠性mosfet器件，包括至少2个器件单胞所述器件单胞进一步包括：n+型衬底层和位于n+型衬底层上部的n-漂移层，所述n-漂移层中上部具有一p-型基区，位于所述p-型基区上部具有在水平方向依次连接的左n+体区、p+型源极区、右n+体区，所述左n+体区、右n+体区各自与p+型源极区相背的一侧与n-漂移层之间通过p-型基区隔离，所述左n+体区、p-型基区左侧各自上表面均覆盖有一第一栅氧化层，所述右n+体区、p-型基区右侧各自上表面均覆盖有一第二栅氧化层；
5.所述第一栅氧化层、第二栅氧化层各自上表面均覆盖有一多晶硅栅极层，此多晶硅栅极层上表面覆盖有一介质层，一源极金属层与p+型源极区电接触，一栅极金属层与多晶硅栅极层电接触，一漏极金属层与n+型衬底层的下表面电接触；
6.所述p-型基区内且位于左n+体区、p+型源极区、右n+体区下方设置有一条形p+电阻区，此条形p+电阻区的宽度大于p+型源极区的宽度；
7.所述n-漂移层位于相邻所述器件单胞之间区域内具有一p+保护柱，此p+保护柱的上端延伸至n-漂移层的上表面，所述p+保护柱的下端延伸至n-漂移层的中部。
8.上述技术方案中进一步改进的方案如下：
9.1、上述方案中，所述p-型基区与n-漂移层的接触面为圆弧形面。
10.2、上述方案中，所述左n+体区、右n+体区与p-型基区接触的表面形状为半圆弧形。
11.3、上述方案中，所述p+保护柱的深度位于左n+体区、右n+体区的深度与p-型基区的深度之间。
12.4、上述方案中，所述条形p+电阻区与p+型源极区的宽度比为10：3~6。
13.由于上述技术方案的运用，本实用新型与现有技术相比具有下列优点：
14.1、本实用新型高可靠性mosfet器件，其位于p-型基区上部具有在水平方向依次连接的左n+体区、p+型源极区、右n+体区，左n+体区、右n+体区各自与p+型源极区相背的一侧与n-漂移层之间通过p-型基区隔离，有利于增加导通电场，从而增大了电流，提高了器件整
体的驱动能力；还有，其p-型基区内且位于左n+体区、p+型源极区、右n+体区下方设置有一条形p+电阻区，此条形p+电阻区的宽度大于p+型源极区的宽度，改善了高可靠性mosfet器件的导通电阻，从而降低了器件的功耗。
15.2、本实用新型高可靠性mosfet器件，其n-漂移层位于相邻所述器件单胞之间区域内具有一p+保护柱，此p+保护柱的上端延伸至n-漂移层的上表面，所述n掺杂深阱部的下端延伸至n-漂移层的中部，使电场曲线趋于平缓，改善漏电流的增加程度，进而增强了器件单胞之间隔离性能，进一步提高了器件整体的可靠性。
附图说明
16.附图1为本实用新型的高可靠性mosfet器件的结构示意图。
17.以上附图中：1、n+型衬底层；2、n-漂移层；3、p-型基区；41、左n+体区；42、右n+体区；5、p+型源极区；61、第一栅氧化层；62、第二栅氧化层；7、多晶硅栅极层；8、介质层；9、源极金属层；10、栅极金属层；11、漏极金属层；12、条形p+电阻区；13、器件单胞；14、p+保护柱。
具体实施方式
18.在本专利的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本专利的具体含义。
19.实施例1：一种高可靠性mosfet器件，包括至少2个器件单胞13，所述器件单胞 13进一步包括：n+型衬底层1和位于n+型衬底层1上部的n-漂移层2，所述n-漂移层2中上部具有一p-型基区3，位于所述p-型基区3上部具有在水平方向依次连接的左n+体区41、p+型源极区5、右n+体区42，所述左n+体区41、右n+体区42各自与p+型源极区5相背的一侧与n-漂移层2之间通过p-型基区3隔离，所述左n+体区41、p-型基区3左侧各自上表面均覆盖有一第一栅氧化层61，所述右n+体区42、p-型基区3右侧各自上表面均覆盖有一第二栅氧化层62；
20.所述第一栅氧化层61、第二栅氧化层62各自上表面均覆盖有一多晶硅栅极层7，此多晶硅栅极层7上表面覆盖有一介质层8，一源极金属层9与p+型源极区5电接触，一栅极金属层10与多晶硅栅极层7电接触，一漏极金属层11与n+型衬底层1的下表面电接触；
21.所述p-型基区3内且位于左n+体区41、p+型源极区5、右n+体区42下方设置有一条形p+电阻区12，此条形p+电阻区12的宽度大于p+型源极区5的宽度；
22.所述n-漂移层2位于相邻所述器件单胞13之间区域内具有一p+保护柱14，此p+保护柱14的上端延伸至n-漂移层2的上表面，所述p+保护柱14的下端延伸至n-漂移层2的中部。
23.上述左n+体区41、右n+体区42与p-型基区3接触的表面形状为半圆弧形。
24.上述条形p+电阻区与p+型源极区5的宽度比为10：4.5。
25.实施例2：一种高可靠性mosfet器件，包括至少2个器件单胞13，所述器件单胞13进一步包括：n+型衬底层1和位于n+型衬底层1上部的n-漂移层2，所述n-漂移层2中上部具有一p-型基区3，位于所述p-型基区3上部具有在水平方向依次连接的左n+体区41、p+型源极区5、右n+体区42，所述左n+体区41、右n+体区42各自与p+型源极区5相背的一侧与n-漂移层2之间通过p-型基区3隔离，所述左n+体区41、p-型基区3左侧各自上表面均覆盖有一第一栅氧化层61，所述右n+体区42、p-型基区3右侧各自上表面均覆盖有一第二栅氧化层62；
26.所述第一栅氧化层61、第二栅氧化层62各自上表面均覆盖有一多晶硅栅极层7，此多晶硅栅极层7上表面覆盖有一介质层8，一源极金属层9与p+型源极区5电接触，一栅极金属层10与多晶硅栅极层7电接触，一漏极金属层11与n+型衬底层1的下表面电接触；
27.所述p-型基区3内且位于左n+体区41、p+型源极区5、右n+体区42下方设置有一条形p+电阻区12，此条形p+电阻区12的宽度大于p+型源极区5的宽度；
28.所述n-漂移层2位于相邻所述器件单胞13之间区域内具有一p+保护柱14，此p+保护柱14的上端延伸至n-漂移层2的上表面，所述p+保护柱14的下端延伸至n-漂移层2的中部。
29.上述p-型基区3与n-漂移层2的接触面为圆弧形面。
30.上述条形p+电阻区与p+型源极区5的宽度比为10：3.4。
31.上述p+保护柱14的深度位于左n+体区41、右n+体区42的深度与p-型基区3的深度之间。
32.采用上述高可靠性mosfet器件时，其位于p-型基区上部具有在水平方向依次连接的左n+体区、p+型源极区、右n+体区，左n+体区、右n+体区各自与p+型源极区相背的一侧与n-漂移层之间通过p-型基区隔离，有利于增加导通电场，从而增大了电流，提高了器件整体的驱动能力。
33.还有，其p-型基区内且位于左n+体区、p+型源极区、右n+体区下方设置有一条形p+电阻区，此条形p+电阻区的宽度大于p+型源极区的宽度，改善了高可靠性mosfet器件的导通电阻，从而降低了器件的功耗。
34.还有，其n-漂移层位于相邻所述器件单胞之间区域内具有一p+保护柱，此p+保护柱的上端延伸至n-漂移层的上表面，所述n掺杂深阱部的下端延伸至n-漂移层的中部，使电场曲线趋于平缓，改善漏电流的增加程度，进而增强了器件单胞之间隔离性能，进一步提高了器件整体的可靠性。
35.上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。