高可靠性屏蔽栅功率器件的制作方法

1.本实用新型涉及一种屏蔽栅功率器件，尤其是一种高可靠性屏蔽栅功率器件。


背景技术：

2.目前，现有mosfet漂移区仅采用外延层，无其他结构，这种结构漂移区耐压bv和导通电阻rdson具有硅极限的折中关系。为了突破传统沟槽型mosfet的性能限制，屏蔽栅晶体管(sgt)应运而生。sgt器件和现有功率器件结构的主要区别是漂移区引入深沟槽结构，这种深沟槽结构通过横向电场来耗尽沟槽之间的漂移区，从而使得漂移区(沟槽之间的mesa区域)可以采用更高的掺杂浓度，进一步降低导通电阻，突破现有mosfet硅极限性能。屏蔽栅器件的元胞区内一般含有多个沟槽，位于沟槽之间的n型外延层部分为mesa部分，而且元胞区内沟槽之间mesa区域的宽度是相同的。在半导体功率器件关断时时，mesa结构会同时耗尽导致电压振荡严重。
3.此外，sgt结构可分为上下结构和左右结构，但无论sgt结构是上下结构还是左右结构，最基本的深沟槽结构都是一样的。目前，sgt元胞耐压往往大于终端耐压，现有技术采用的终端区注入的方式提升终端耐压，使终端耐压超过元胞耐压，进而提升器件的耐压。但终端注入往往伴随着大能量注入，且注入后往往需要高温推结，热预算较多，也会导致器件具有较大的应力，可靠性差。


技术实现要素：

4.本实用新型的目的是克服现有技术中存在的不足，提供一种高可靠性屏蔽栅功率器件，其能有效降低屏蔽栅器件在开关时的电压震荡，并能提升eas能力，提高器件的可靠性。
5.按照本实用新型提供的技术方案，所述高可靠性屏蔽栅功率器件，包括半导体基板以及设置于所述半导体基板中心区的元胞区，半导体基板包括第一导电类型衬底以及设置于所述第一导电类型衬底上的第一导电类型外延层，元胞区内的元胞采用sgt结构，所述sgt结构包括元胞沟槽以及设置于元胞沟槽内的sgt单元，且元胞沟槽位于所述第一导电类型外延层内；
6.在元胞区内，n个相邻的元胞形成一元胞排列单元；在任一元胞排列单元内，n个元胞相应元胞沟槽之间的距离呈逐步变化。
7.一元胞排列单元内元胞的数量n至少为三个，沿元胞区指向终端区的方向上，n个元胞沟槽之间的距离呈逐步变大或逐步变小。
8.相邻元胞沟槽间距离变化长度为0.01μm～0.05μm；对相邻元胞沟槽间形成的mesa区域，最宽的mesa区域的宽度与最窄的mesa区域的宽度差值不大于0.2μm。
9.在元胞排列单元内，位于两个端部的元胞沟槽具有第一沟槽深度，位于两个端部元胞沟槽之间的元胞沟槽具有第二沟槽深度，其中，第一沟槽深度大于第二沟槽深度。
10.具有第二沟槽深度的元胞沟槽数量为6～10个。
11.在元胞排列单元内，任一元胞沟槽的槽底均设置第一导电类型注入区，所述第一导电类型注入区包覆元胞沟槽的外壁。
12.所述sgt单元采用上下结构时，sgt单元包括下导电多晶硅体以及位于所述下导电多晶硅体正上方的上导电多晶硅体，上导电多晶硅体与下导电多晶硅体间相互绝缘隔离，且上导电多晶硅体与元胞沟槽的内侧壁绝缘隔离，下导电多晶硅体与元胞沟槽的内侧壁以及内底壁绝缘隔离。
13.还包括下绝缘氧化体以及上绝缘氧化体，下绝缘氧化体覆盖元胞沟槽的内侧壁以及内底壁，上绝缘氧化体覆盖元胞沟槽上部的内侧壁，且上导电多晶硅体通过上绝缘氧化体与下导电多晶硅体绝缘隔离，下绝缘氧化体的上端部与上绝缘氧化体的下端部相互连接；
14.下导电多晶硅体通过下绝缘氧化体与元胞沟槽相应的内侧壁以及内底壁绝缘隔离，上导电多晶硅体通过上绝缘氧化体与元胞沟槽相应的内侧壁绝缘隔离。
15.还包括设置于第一导电类型外延层内的第二导电类型基区，所述第二导电类型基区贯穿元胞区，第二导电类型基区位于上导电多晶硅体底端的上方。
16.所述半导体基板的材料包括硅。
17.所述“第一导电类型”和“第二导电类型”两者中，对于n型功率半导体器件，第一导电类型指n型，第二导电类型为p型；对于p型功率半导体器件，第一导电类型与第二导电类型所指的类型与n型功率半导体器件正好相反。
18.本实用新型的优点：
19.在元胞区内，n个相邻的元胞形成一元胞排列单元；在任一元胞排列单元内，n个元胞相应元胞沟槽之间的距离呈逐步变化；工作时，mesa窄的区域会先于mesa宽的区域耗尽夹断，根据不同mesa区域的夹断顺序，能调节电容的缓变程度，减少或避免功率半导体器件工作于开关状态时的电压震荡。具体实施时，通过调节元胞排列单元内元胞沟槽之间的宽度，具体宽度的调节可以通过版图等设置，未改变具体制备的工艺，即能与现有工艺兼容。
20.在元胞排列单元内，位于两个端部的元胞沟槽具有第一沟槽深度，位于两个端部元胞沟槽之间的元胞沟槽具有第二沟槽深度，其中，第一沟槽深度大于第二沟槽深度。在元胞排列单元内，任一元胞沟槽的槽底均设置第一导电类型注入区，所述第一导电类型注入区包覆正对应元胞沟槽的槽底。利用n第一导电类型注入区可以获取更好的杂质分布，有效降低导通电阻以及降低元胞区耐压，使得元胞区的耐压低于终端区耐压，提升eas能力。并且通过元胞排列单元内的元胞沟槽组合可以缓解晶圆应力，提高器件可靠性。
附图说明
21.图1为本实用新型元胞排列单元的一种实施情况示意图。
22.图2为本实用新型元胞排列单元的另一种实施情况示意图。
23.附图标记说明：1-n型衬底、2-n型外延层、3-元胞沟槽、4-p型基区、5-下导电多晶硅体、6-下绝缘氧化体、7-上导电多晶硅体、8-上绝缘氧化体以及9-n型注入区。
具体实施方式
24.下面结合具体附图和实施例对本实用新型作进一步说明。
25.如图1所示：为了其能有效降低屏蔽栅器件在开关时的电压震荡，以n型功率半导体器件为例，本发明包括半导体基板以及设置于所述半导体基板中心区的元胞区，半导体基板包括n型衬底1以及设置于所述n型衬底1上的n型外延层2，元胞区内的元胞采用sgt结构，所述sgt结构包括元胞沟槽3以及设置于元胞沟槽3内的sgt单元，且元胞沟槽3位于所述n型外延层2内；
26.在元胞区内，n个相邻的元胞形成一元胞排列单元；在任一元胞排列单元内，n个元胞相应元胞沟槽3之间的距离呈逐步变化。
27.具体地，所述半导体基板的材料包括硅，当然，半导体基板还可以采用其他常用的材料，具体材料的类型可以根据需要选择，此处不再赘述。一般地，在元胞区位于半导体基板的中心区，在元胞区的外圈设置终端区，终端区环绕包围元胞区，终端区、元胞区间的位置关系以及相互配合的关系均与现有相一致，具体为本技术领域人员所熟知，此处不再赘述。具体实施时，半导体基板包括n型衬底1以及n型外延层2，n型外延层2设置于n型衬底1上，n型外延层2的掺杂浓度低于n型衬底1的掺杂浓度，n型外延层2的厚度一般大于n型衬底1的厚度，具体与现有相一致。
28.本实用新型实施例中，元胞区内的元胞采用sgt结构，其中，sgt结构包括元胞沟槽3以及设置于所述元胞沟槽3内的sgt单元，元胞沟槽3以及sgt单元具体可以采用现有常用的形式，如元胞沟槽3制备于n型外延层2内，元胞沟槽3的深度要小于n型外延层2的厚度，sgt单元位于元胞沟槽3内。
29.具体地，对于元胞区内的元胞，将n个相邻的元胞形成一元胞排列单元，在任一形成的元胞排列单元内，n个元胞相应元胞沟槽3间的距离呈逐步变化，所述逐步变化为逐步增大或逐步减小。对元胞排列单元内元胞沟槽3间距离的变化情况可以根据需要选择，
30.进一步地，一元胞排列单元内元胞的数量n至少为三个，沿元胞区指向终端区的方向上，n个元胞沟槽3之间的距离呈逐步变大或逐步变小。
31.图1中，示出了在元胞排列单元内设置四个元胞的情况，此时，四个元胞的元胞沟槽3之间的距离分别为aa、bb以及cc，具体实施时，距离aa、距离bb以及距离cc之间的情况可以为aa》bb》cc，或者，aa《bb《cc，具体距离变化的趋势可以根据需要选择，此处不再赘述。
32.本实用新型实施例中，相邻元胞沟槽3间距离变化长度为0.01μm～0.05μm；对相邻元胞沟槽3间形成的mesa区域，最宽的mesa区域的宽度与最窄的mesa区域的宽度差值不大于0.2μm。由上述说明可知，相邻元胞沟槽3之间的区域形成mesa区域，在元胞排列单元内，最宽的mesa区域的宽度与最窄的mesa区域的宽度差值不大于0.2μm。
33.具体工作时，mesa窄的区域会先于mesa宽的区域耗尽夹断，根据不同mesa区域的夹断顺序，能调节电容的缓变程度，减少或避免功率半导体器件工作于开关状态时的电压震荡。具体实施时，通过调节元胞排列单元内元胞沟槽3之间的宽度，具体宽度的调节可以通过版图等设置，未改变具体制备的工艺，即能与现有工艺兼容。
34.进一步地，在元胞排列单元内，位于两个端部的元胞沟槽3具有第一沟槽深度，位于两个端部元胞沟槽3之间的元胞沟槽具有第二沟槽深度，其中，第一沟槽深度大于第二沟槽深度。
35.本实用新型实施例中，对于元胞排列单元内的元胞沟槽3，元胞沟槽3还可以设置为不同深度，其中，元胞排列单元内两端元胞沟槽3的深度为第一沟槽深度，位于两端元胞
沟槽3之间的元胞沟槽3具有第二沟槽深度，第一沟槽深度大于第二沟槽深度。图2中，示出了元胞排列单元内具有8个元胞的情况，其中，具有第一沟槽深度的元胞沟槽3为两个，具有第二沟槽深度的元胞沟槽3为6个。具体实施时，具有第二沟槽深度的元胞沟槽3数量为6～10个。
36.进一步地，在元胞排列单元内，任一元胞沟槽3的槽底均设置n型注入区9，所述n型注入区9包覆正对应元胞沟槽3的槽底。
37.具体地，在元胞排列单元内，每个元胞的元胞沟槽3相应的槽底均设置n型注入区9，n型注入区9包覆正对应元胞沟槽3的槽底。n型注入区9的掺杂浓度大于n型外延层2的掺杂浓度。一般地，在制备得到元胞沟槽3后，通过n型离子杂质注入等工艺能制备得到n型注入区9，具体制备得到n型注入区9的条件以及过程可以根据实际需要选择，以能制备得到n型注入区9为准。
38.本实用新型实施例中，通过在元胞排列单元内元胞的元胞沟槽3槽底注入n型杂质层形成n型注入区9，利用n型注入区9可以获取更好的杂质分布，有效降低导通电阻以及降低元胞区耐压，使得元胞区的耐压低于终端区耐压，提升eas(avalanche energy single plus，单脉冲关断雪崩能量，衡量mosfet等功率半导体器件坚固性的重要指标，一般有源区击穿eas较高，而终端区击穿eas较低)能力。并且通过元胞排列单元内的元胞沟槽3组合可以缓解晶圆应力，提高器件可靠性。
39.进一步地，所述sgt单元采用上下结构时，sgt单元包括下导电多晶硅体5以及位于所述下导电多晶硅体5正上方的上导电多晶硅体7，上导电多晶硅体7与下导电多晶硅体5间相互绝缘隔离，且上导电多晶硅体7与元胞沟槽3的内侧壁绝缘隔离，下导电多晶硅体5与元胞沟槽3的内侧壁以及内底壁绝缘隔离。
40.具体地，图1和图2中均示出了sgt单元为上下结构的情况，其中，sgt单元至少包括下导电多晶硅体5以及上导电多晶硅体7，上导电多晶硅体7位于下导电多晶硅体5的正上方，上导电多晶硅体7与下导电多晶硅体5间相互绝缘隔离，且上导电多晶硅体7与元胞沟槽3的内侧壁绝缘隔离，下导电多晶硅体5与元胞沟槽3的内侧壁以及内底壁绝缘隔离。
41.具体实施时，还包括下绝缘氧化体6以及上绝缘氧化体8，下绝缘氧化体6覆盖元胞沟槽3的内侧壁以及内底壁，上绝缘氧化体8覆盖元胞沟槽3上部的内侧壁，且上导电多晶硅体7通过上绝缘氧化体8与下导电多晶硅体5绝缘隔离，下绝缘氧化体6的上端部与上绝缘氧化体8的下端部相互连接；
42.下导电多晶硅体5通过下绝缘氧化体6与元胞沟槽3相应的内侧壁以及内底壁绝缘隔离，上导电多晶硅体7通过上绝缘氧化体8与元胞沟槽3相应的内侧壁绝缘隔离。
43.本实用新型实施例中，利用下绝缘氧化体6以及上绝缘氧化体8能实现上导电多晶硅体7与下导电多晶硅体5间的隔离，并能实现与元胞沟槽3的内侧壁以及底壁绝缘，具体与现有相一致。下绝缘氧化体6、上绝缘氧化体8一般为采用热氧化等工艺制备得到的二氧化硅层。
44.进一步地，还包括设置于n型外延层3内的p型基区4，所述p型基区4贯穿元胞区，p型基区4位于上导电多晶硅体7底端的上方。
45.本实用新型实施例中，p型基区4的深度小于上导电多晶硅体7的高度，即位于上导电多晶硅体7底端的下方。当然，对于功率器件，还包括用于形成正面电极结构以及背面电
极结构，利用正面电极结构形成所需的正面电极，利用背面电极结构形成所需的背面电极，具体与现有相一致，为本技术领域人员所熟知，此处不再赘述。