半导体封装装置的制作方法

1.本技术涉及半导体封装技术领域，具体涉及半导体封装装置。


背景技术：

2.出于结构最小化以及信号传输损失最小的考虑，通常采用芯片优先(chip first)制程进行封装。而在chip first制程中，芯片是通过芯片粘合膜(die attach film，daf)固定在载体(carrier)上后进行模塑(molding)作业。若该芯片采用背表面供电(backside power)技术，由于daf属于非导电材料，因此如何由该芯片的背表面进行供电，便成为了需要解决的问题。


技术实现要素：

3.本技术提供了一种半导体封装装置。
4.本技术提供的半导体封装装置包括：
5.载体；
6.有源芯片，设置在所述载体上，所述有源芯片具有主动面、与所述主动面相对的背表面以及第一导电通孔，所述第一导电通孔将所述主动面和所述背表面电连接，所述有源芯片的主动面设置有电连接件；
7.保护层，包覆所述有源芯片，所述保护层的上表面与所述电连接件的上表面齐平；
8.所述载体通过所述有源芯片的背表面和所述第一导电通孔向所述有源芯片供电。
9.在一些可选的实施方式中，所述半导体封装装置还包括导电元件，所述导电元件设置在所述载体和所述有源芯片之间，所述导电元件电连接所述载体和所述第一导电通孔，用于形成供电路径。
10.在一些可选的实施方式中，所述导电元件包括异方性导电胶膜。
11.在一些可选的实施方式中，所述半导体封装装置包括至少两个相互间隔的导电元件，用于提供至少两个相互独立的供电路径。
12.在一些可选的实施方式中，所述半导体封装装置还包括：
13.电子元件，设置在所述载体上，并且被所述保护层包覆；
14.重布线层，设置在所述保护层上，并且将所述有源芯片和所述电子元件电连接。
15.在一些可选的实施方式中，所述半导体封装装置还包括电源整流元件，所述电源整流元件设置在所述有源芯片的下方，用于向所述有源芯片供电。
16.在一些可选的实施方式中，所述半导体封装装置还包括无源元件，所述无源元件设置在所述电源整流元件和所述有源芯片之间的导电路径中。
17.在一些可选的实施方式中，所述无源元件为薄膜元件，并且设置在所述有源芯片的背表面。
18.在一些可选的实施方式中，所述半导体封装装置还包括基板，所述基板设置在所述载体下方，并且位于所述载体与所述电源整流元件之间。
19.在一些可选的实施方式中，一部分所述保护层设置在所述有源芯片的背表面和所述载体之间。
20.在一些可选的实施方式中，所述载体包括硅中介层，所述硅中介层具有第二导电通孔，所述第二导电通孔与所述导电元件电连接。
21.在一些可选的实施方式中，所述保护层具有第三导电通孔，所述第三导电通孔将所述重布线层和所述载体电连接。
22.在一些可选的实施方式中，所述半导体封装装置还包括虚设元件，所述虚设元件设置在所述载体和所述有源芯片之间，用于支撑所述有源芯片。
23.本技术提供的半导体封装装置，在采用芯片优先制程的同时，实现了有源芯片的背表面供电，从而在减小封装尺寸和传输损耗的同时，增加了芯片主动面的输入/输出(input/output，i/o)数量。
附图说明
24.通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本技术的其它特征、目的和优点将会变得更明显：
25.图1为现有技术中半导体封装装置的示意图；
26.图2为根据本技术的半导体封装装置的第一实施例的剖面示意图；
27.图3为图2中有源芯片的放大示意图；
28.图4为图2中载体和导电元件的俯视示意图；
29.图5为根据本技术的半导体封装装置的第二实施例的剖面示意图；
30.图6为图5中无源元件的一种变形结构的示意图；
31.图7-图10为根据本技术实施例的半导体封装装置的制造过程的示意图。
32.符号说明：
33.11、载体；12、有源芯片；13、重布线层；14、芯片粘合膜；100、载体；110、第二导电通孔；200、有源芯片；210、电连接件；220、第一导电通孔；231、电源层；232、晶体管层；233、互连层；300、保护层；310、第三导电通孔；400、电子元件；500、重布线层；610、导电元件；620、芯片粘合膜；630、虚设元件；700、基板；810、电源整流元件；820、无源元件；900、焊料。
具体实施方式
34.下面结合附图和实施例对说明本技术的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本技术所解决的技术问题以及所产生的技术效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关实用新型，而非对该实用新型的限定。另外，为了便于描述，附图中仅示出了与有关实用新型相关的部分。
35.需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本技术可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本技术所能产生的功效及所能达成的目的下，均应仍落在本技术所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本技术可实施的范围，其相对关系的改变或调整，在无实质变更技术
内容下，当也视为本技术可实施的范畴。
36.还需要说明的是，本技术的实施例对应的纵向截面可以为对应前视图方向截面，横向截面可以为对应右视图方向截面，而水平截面可以为对应上视图方向截面。
37.应容易理解，本技术中的“在...上”、“在...之上”和“在...上面”的含义应该以最广义的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还意味着包括存在两者之间的中间部件或层的“在某物上”。
38.此外，为了便于描述，本技术中可能使用诸如“在...下面”、“在...之下”、“下部”、“在...之上”、“上部”等空间相对术语来描述一个元件或部件与附图中所示的另一元件或部件的关系。除了在图中描述的方位之外，空间相对术语还意图涵盖装置在使用或操作中的不同方位。设备可以以其他方式定向(旋转90
°
或以其他定向)，并且在本技术中使用的空间相对描述语可以被同样地相应地解释。
39.另外，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本技术。
40.图1为现有技术中半导体封装装置的示意图。如图1所示，该半导体封装装置包括载体11、有源芯片12和重布线层13。有源芯片12设置在载体11上，二者之间为芯片粘合膜14。在芯片优先制程中，芯片粘合膜14可将有源芯片12固定在载体11上，以便进行后续制程。重布线层13位于有源芯片12上方。
41.由于芯片粘合膜14为非导电材料，因此有源芯片12和载体11相互绝缘，故图1所示的结构无法应用到载体11通过有源芯片12的背表面进行供电的情形中。
42.图2为根据本技术的半导体封装装置的第一实施例的剖面示意图。如图2所示，该半导体封装装置包括载体100、有源芯片200、保护层300、电子元件400和重布线层500。
43.有源芯片200设置在载体100上。
44.有源芯片200具有主动面(即图2中的上表面)、与主动面相对的背表面(即图2中的下表面)，以及第一导电通孔220。第一导电通孔220位于有源芯片200内，可将电源自有源芯片200的背表面传导至有源芯片200的晶体管层232(参见图3)。有源芯片200的主动面设置有电连接件210。电连接件210可用于传输信号(signal)。电连接件210可以是导电凸块(bump)、导电垫(pad)、导电柱(pillar)或者导电孔(via)等形式，本技术对此不作限定。
45.保护层300包覆有源芯片200，可对有源芯片200起到保护作用。保护层300的上表面与电连接件210的上表面齐平。保护层300的材料例如是模塑材(molding compound)。
46.载体100和有源芯片200之间设置有导电元件610。导电元件610电连接载体100和第一导电通孔220，用于形成供电路径。因此，载体100能够通过有源芯片200的背表面和第一导电通孔220向有源芯片200供电。导电元件610还可在保护层300形成前将有源芯片200固定在载体100上，以便实现芯片优先制程。
47.由于电源线路的线路尺寸(例如线宽或者线距)通常较大，若自有源芯片200的主动面进行供电将影响信号i/o的设置数量，故自有源芯片200的背表面进行供电有利于信号i/o的增设。
48.在一些实施方式中，导电元件610可以是含有金属粒子的胶体，例如异方性导电胶膜(anisotropic conductive film，acf)。异方性导电胶膜包含导电粒子及绝缘胶材两部分(未示出)，上下各有一层保护膜(未示出)来保护主成分。使用时先将上膜(cover film，
未示出)撕去，将异方性导电胶膜贴附至载体100上，再把另一层底膜(base film，未示出)也撕掉。在精准对位后将上方的有源芯片200与下方的载体100压合，经加热及加压一段时间后使绝缘胶材固化，最后形成垂直方向的供电路径。
49.电子元件400设置在载体100上，并且被保护层300包覆。在一些实施方式中，电子元件400可以是内存(memory)。
50.在本实施例中，电子元件400为单面出引脚(pin)的形式。电子元件400的引脚设置在主动面(即图2中的上表面)。电子元件400的背表面(即图2中的下表面)与载体100的上表面之间设置有芯片粘合膜620(die attach film，daf)。芯片粘合膜620可在保护层300形成前将电子元件400固定在载体100上，以便实现芯片优先制程。
51.在其他实施例中，电子元件400可以为双面出引脚(pin)的形式，此时可将电子元件400下方的芯片粘合膜620替换为导电元件610，而能自电子元件400的背表面供电。此种情况下电子元件400的引脚分布可参见图2中有源芯片200的引脚分布，电子元件400与载体100的连接方式可参见图2中有源芯片200与载体100的连接方式。
52.重布线层500设置在保护层300上，并且将有源芯片200和电子元件400电连接。
53.在本实施例中，有源芯片200和载体100之间设置有多个(例如3个)相互间隔的导电元件610，用于提供多个(例如3个)相互独立的供电路径。其中，不同的供电路径可以用来传输在电压等方面存在差异的不同电源。
54.由于相邻的导电元件610之间具有间隔，因此在模塑制程中模塑材会流动至有源芯片200的背表面和载体100之间，从而将相邻导电元件610之间的间隔填充，避免有源芯片200的背表面和载体100之间出现空隙。
55.在一些实施方式中，载体100可以是硅中介层。载体100可以具有第二导电通孔110。第二导电通孔110与导电元件610电连接。
56.在一些实施方式中，保护层300可以具有第三导电通孔310。第三导电通孔310将重布线层500和载体100电连接。
57.图3为图2中有源芯片200的放大示意图。如图3所示，有源芯片200具有背表面供电设计，其自下而上依次包括电源层231、晶体管层232和互连层233。第一导电通孔220自下而上依次穿过电源层231、晶体管层232和互连层233，并且将电源层231、晶体管层232和互连层233电连接。电源(power)可以自有源芯片200的背表面出发，沿着第一导电通孔220依次经过电源层231、晶体管层232和互连层233，从而实现有源芯片200的背表面供电。
58.图4为图2中载体100和导电元件610的俯视示意图。如图4所示，多个(例如8个)导电元件610以阵列形式分布在载体100的上表面。
59.受导电元件610的数目或者位置等因素的影响，多个导电元件610的位置分布可能是不均匀的，因而多个导电元件610对有源芯片200(参见图2)的支撑可能是不平衡的。在模塑(molding)制程中，有源芯片200可能出现倾斜，从而影响产品良率。
60.针对上述问题，可以在载体100的上表面设置虚设元件630。如图4所示，虚设元件630与导电元件610共同形成了3
×
3的阵列，从而能够均衡地支撑有源芯片200(参见图2)。
61.由于虚设元件630只需起到支撑作用，无需起到电连接作用，因此其无需具备导电特性，可以由芯片粘合膜620等材料形成。虚设元件630也可以由异方性导电胶膜形成，此时虚设元件630不与载体100或者有源芯片200(参见图2)电性接触。
62.图5为根据本技术的半导体封装装置的第二实施例的剖面示意图，其示出了图2中半导体封装装置的一种变形。如图5所示，该半导体封装装置还包括基板700、电源整流元件810和无源元件820。
63.基板700设置在载体100的下表面，并且通过焊料900与载体100电连接。在一些实施方式中，载体100中线路的线宽或者线距较小，可通过基板700将其转换为较大的线宽或者线距，以便与其他元件(例如pcb印制线路板)进行电连接。
64.电源整流元件810可用于向有源芯片200供电，其例如是集成电源管理电路(power management ic，pmic)或者集成稳压器(integrated voltage regulator，ivr)。考虑到应尽量缩短电源整流元件810与有源芯片200间的距离，本实施例将电源整流元件810设置在基板700的下表面。焊料900将电源整流元件810和基板700电连接。
65.无源元件820同样设置在基板700的下表面，并且位于电源整流元件810和有源芯片200之间的导电路径中。焊料900将无源元件820和基板700电连接。无源元件820可用于调整电路参数，其例如是电感、电阻或者电容等。
66.在一些实施方式中，无源元件820可以是去耦电容(decoupling capacitor)，其可起到抗干扰作用，有利于提供稳定的电源。
67.如图5中带有箭头的实线所示，该半导体封装装置中的电源传输路径包括：电源整流元件810
→
基板700
→
无源元件820
→
基板700
→
载体100
→
导电元件610
→
有源芯片200。如图5中带有箭头的虚线所示，该半导体封装装置中的信号传输路径包括：电子元件400
→
重布线层500
→
有源芯片200(亦可沿相反方向)。
68.图6为图5中无源元件820的一种变形结构的示意图。在图5中，无源元件820为单独的元件并且设置在基板700上。而在图6中，无源元件820为薄膜元件，并且设置在有源芯片200的背表面。
69.如图6所示，有源芯片200和无源元件820形成一整体结构。该整体结构可以通过导电元件610(参见图5)与载体100(参见图5)电连接。通过上述方式，有利于减少无源元件820对基板700(参见图5)下表面的引脚占用。
70.本技术实施例中的半导体封装装置，在采用芯片优先制程的同时，实现了有源芯片200的背表面供电，从而在减小封装尺寸和传输损耗的同时，增加了芯片主动面的i/o数量。
71.图7-图10为根据本技术实施例的半导体封装装置的制造过程的示意图。如图7-图10所示，该制造过程包括以下步骤：
72.第一步，如图7所示，将异方性导电胶膜设置在载体100上并进行图案化处理，形成多个相互间隔的导电元件610，以及利用导电元件610将有源芯片200固定在载体100上。其中，导电元件610的两端分别与有源芯片200中的第一导电通孔220和载体100中的第二导电通孔110电连接。此外，利用芯片粘合膜620将电子元件400固定在载体100上。
73.第二步，如图8所示，在载体100上方进行模塑以形成保护层300，以及在保护层300上方进行研磨(grinding)，以使保护层300的上表面与电连接件210的上表面齐平。此外，在保护层中形成第三导电通孔310。
74.第三步，如图9所示，在保护层300的上方形成重布线层500。其中，重布线层500将有源芯片200和电子元件400电连接。第三导电通孔310将重布线层500和载体100电连接。此
外，在载体100的下表面设置焊料900。
75.第四步，如图10所示，通过焊料900将载体100设置在基板700的上表面，并且通过焊料900将电源整流元件810和无源元件820设置在基板700的下表面，从而得到根据本技术实施例的半导体封装装置。
76.该制造过程的具体细节和技术效果可参见前文对半导体封装装置的描述，这里不再赘述。
77.尽管已参考本技术的特定实施例描述并说明本技术，但这些描述和说明并不限制本技术。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不脱离如由所附权利要求书限定的本技术的真实精神和范围。图示可能未必按比例绘制。归因于制造过程中的变量等等，本技术中的技术再现与实际设备之间可能存在区别。可存在未特定说明的本技术的其它实施例。应将说明书和图式视为说明性的，而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或过程适应于本技术的目标、精神以及范围。所有此些修改都落入在此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本技术中所公开的方法，但应理解，可在不脱离本技术的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本技术中特别指示，否则操作的次序和分组并不限制本技术。