SRAM存储单元、存储结构以及触控装置的制作方法

sram存储单元、存储结构以及触控装置
技术领域
1.本实用新型涉及半导体制造技术领域，特别涉及一种sram存储单元、存储结构以及触控装置。


背景技术：

2.静态随机存取存储器(static random-access memory，sram)是随机存取存储器的一种。所谓的“静态”，是指这种存储器只要保持通电，里面储存的数据就可以恒常保持，但是，当电力供应停止时，sram 储存的数据还是会消失。高存储密度的sram芯片广泛应用在如手机、个人数码助理(pda)和数码相机等电子设备中。在深次微米技术中，微处理器、通讯芯片和系统整合芯片等产品上都有使用sram单元。
3.图1是六晶体管所组成sram存储单元的电路结构示意图。所述 sram存储单元包含两个pmos管11和12，以及四个nmos管13至 16，其中，pmos管11为第一上拉晶体管，pmos管12为第二上拉晶体管，nmos管13为第一下拉晶体管，nmos管14为第二下拉晶体管， nmos管15为第一存取晶体管，nmos管16为第二存取晶体管。第一上拉晶体管11和第一下拉晶体管13构成反相器，第二上拉晶体管12 和第二下拉晶体管14构成另一反相器，其中一个反相器将信号反转后作为输入到另一个反相器中。这两个反相器通过输入输出接入，共同构成一个锁存器，存储需要的信息。第一存取晶体管15和第二存取晶体管 16为两个开关，栅极连接至字线wl，源极分别连接至位线bl和互补位线blb。
4.图2是现有技术sram存储单元的版图布局图，每一个区域的标注都与图1相对应。在该版图布局中，sram存储单元需要使用三层金属布线(图中仅示出第一层金属，即金属层1)。金属层的布线有两种不同的方式，第一种方式，金属层1用于单元内局部连接，并用以置放焊垫(例如vcc、vss、wl、bl)，金属层2用于作为字符线与放置焊垫(例如vcc、vss、bl)，金属层3可用于作为位元线(bl、blb) 与参考电压(vcc、vss)；第二种布线方式，金属层1用于单元内局部内连接，并用以置放焊垫(例如vcc、vss、wl、bl)，金属层2 用于作为位元线(bl、blb)与一电源供应器(例如vcc)，金属层3 用于作为字符线和vss导线。
5.目前的两种sram存储单元版图布局都需要三层金属布线，才能将所有端口引出，在实际应用中有的芯片除了sram存储单元之外，其余电路只需要两层金属布线就足够，但是考虑到sram存储单元，不得不增加两层掩膜(mask)，就会造成生产成本的增加。


技术实现要素：

6.鉴于上述问题，本实用新型的目的在于提供一种sram存储单元、存储结构和触控装置，采用新的版图布局，将sram存储单元的金属布线从三层减少到两层，从而降低生产成本。
7.根据本实用新型的一方面，提供一种sram存储单元，包括：多晶硅层，提供第一上拉晶体管、第二上拉晶体管、第一下拉晶体管和第二下拉晶体管的栅极多晶硅，所述第一上拉晶体管和所述第一下拉晶体管的栅极多晶硅相连作为第一栅极线，所述第二上拉晶体管
和所述第二下拉晶体管的栅极多晶硅相连作为第二栅极线；第一金属层，提供相互平行的字线、第一内连线和第二内连线；第二金属层，提供相互平行的位线、供电线和接地线，所述位线与所述字线的延伸方向垂直；多个第一导电通道，分布在所述第一内连线和所述第二内连线上，用于实现所述多晶硅层和所述第一金属层之间的互连，其中，所述第一栅极线和所述第二栅极线平行于所述第一内连线，所述多晶硅层还包括：第一连接区，将分布在所述第一内连线上的所述第一导电通道电连接至所述第一栅极线；第二连接区，将分布在所述第二内连线上的所述第一导电通道电连接至所述第二栅极线。
8.可选地，所述多晶硅层还提供第一存取晶体管和第二存取晶体的栅极多晶硅。
9.可选地，所述字线与所述第一存取晶体管的栅极多晶硅和所述第二存取晶体管的栅极多晶硅电连接；所述第一内连线与所述第一存取晶体管的第一导通端、所述第一下拉晶体管的第一导通端、所述第一上拉晶体管的第一导通端电连接；所述第二内连线与所述第二存取晶体管的第一导通端、所述第二下拉晶体管的第一导通端、所述第二上拉晶体管的第一导通端电连接。
10.可选地，所述位线与所述第一存取晶体管的第二导通端、所述第二存取晶体管的第二导通端电连接，所述供电线与所述第一上拉晶体管的第二导通端和所述第二上拉晶体管的第二导通端电连接，所述接地线与所述第一下拉晶体管的第二导通端和所述第二下拉晶体管的第二导通端电连接。
11.可选地，所述存储单元还包括：第二导电通道，用于将所述第一存取晶体管和所述第二存取晶体管的栅极多晶硅连接至所述字线；第三导电通道，用于分别将所述位线与所述第一存取晶体管的第二导通端、所述第二存取晶体管的第二导通端电连接；第四导电通道，用于分别将所述供电线与所述第一上拉晶体管的第二导通端和所述第二上拉晶体管的第二导通端电连接；第五导电通道，用于分别将所述接地线与所述第一下拉晶体管的第二导通端和所述第二下拉晶体管的第二导通端电连接。
12.可选地，所述第一内连线和所述第二内连线位于同一延伸线上。
13.可选地，所述第一连接区与所述第二连接区垂直于所述第一内连线。
14.可选地，所述第一金属层、所述第二金属层使用的导电材料与所述导电通道不同。
15.根据本实用新型的另一方面，提供一种存储结构，包括：至少一个如上述所述的sram存储单元。
16.根据本实用新型的另一方面，提供一种触控装置包括：如上述所述的存储结构；以及与所述存储结构通信连接的至少一个处理器。
17.本实用新型提供的sram存储单元、存储结构和触控装置，第一内连线、第二内连线通过多个第一导电通道与多晶硅层互连，并与字线相互平行，使得第一金属层可以同时提供第一内连线、第二内连线与字线，从而节省金属布线，降低工艺成本。
附图说明
18.通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中：
19.图1示出了根据现有技术的sram存储单元的电路示意图。
20.图2示出了根据现有技术的sram存储单元的结构示意图。
21.图3示出了根据本实用新型实施例的sram存储单元的立体图。
22.图4a-图4d示出了根据本实用新型实施例的sram存储单元的结构分层示意图。
具体实施方式
23.以下将参照附图更详细地描述本实用新型的各种实施例。在各个附图中，相同的元件或者模块采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
24.应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件或称元件或电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的，或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
25.同时，在本专利说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域普通技术人员应当可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本专利说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。
26.在本技术中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本实用新型的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本实用新型。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本实用新型。
27.此外，还需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
28.图3示出了根据本实用新型实施例的sram存储单元的立体图。从下到上依次为有源层10、多晶硅层20、导电通道(via)30、第一金属层40、导电通道(via)30、第二金属层50，各层之间可以加入本领域公知的结构，本实用新型并不做限制。本实用新型适用于所有sram存储单元，本实施例以六晶体管的sram存储单元为例。
29.图4a-图4d示出了根据本实用新型实施例sram存储单元的结构分层示意图。用来帮助确认本实用新型sram存储单元各层的不同区域。
30.图4a示出了sram存储单元的有源层10、多晶硅层20和导电通道 30。其中有源层10和多晶硅层20共同形成sram存储单元的6个晶体管，分别为第一上拉晶体管11，第二上拉晶体管12，第一下拉晶体管 13，第二下拉晶体管14，第一存取晶体管15，第二存取晶体管16，和图1、图2中的各个晶体管一一对应，采用了相同的附图标记。
31.具体的，多晶硅层20提供第一存取晶体管15、第二存取晶体管16、第一上拉晶体管11、第二上拉晶体管12、第一下拉晶体管13和第二下拉晶体管14的栅极多晶硅，其中，第一
上拉晶体管11和第一下拉晶体管13的栅极多晶硅相连作为第一栅极线201，第二上拉晶体管12和第二下拉晶体管14的栅极多晶硅相连作为第二栅极线202。
32.有源层10提供第一存取晶体管15、第二存取晶体管16、第一上拉晶体管11、第二上拉晶体管12、第一下拉晶体管13和第二下拉晶体管 14的第一导通端和第二导通端。
33.多晶硅层20还包括与第一栅极线201相连的第一连接区203和与第二栅极线202相连的第二连接区204。
34.导电通道30包括多个第一导电通道301以及第二导电通道302、第三导电通道303、第四导电通道304和第五导电通道305，图4a中不同的导电通道采用了不同的图案填充。
35.图4b示出了sram存储单元的第一金属层40，第一金属层40包括相互平行的字线401、第一内连线402和第二内连线403。
36.图4a结合图4b可以看出，多个第一导电通道301分布在第一内连线402和第二内连线403上，第二导电通道302分布在字线401上，
37.第一导电通道301和第二导电通道302用于实现多晶硅层20与第一金属层40的连接。
38.具体的，第一内连线402通过第一导电通道301与第一存取晶体管 15的第一导通端151、第一下拉晶体管13的第一导通端131、第一上拉晶体管11的第一导通端111电连接，第二内连线403通过第一导电通道 301与第二存取晶体管16的第一导通端161、第二下拉晶体管14的第一导通端141、第二上拉晶体管12的第一导通端121电连接。
39.字线401通过第二导电通道302分别与第一存取晶体管15的栅极多晶硅和第二存取晶体管16的栅极多晶硅电连接。
40.第一金属层40还包括位线连接线404、供电端连接线405、接地线连接线406，其中，位线连接线404分别与第一存取晶体管15的第二导通端152和第二存取晶体管16的第二导通端162电连接，供电端连接线 405分别与第一上拉晶体管11的第二导通端112和第二上拉晶体管12 的第二导通端122电连接，接地线连接线406分别与第一下拉晶体管13 的第二导通端132和第二下拉晶体管14的第二导通端142电连接。
41.如图4a和4c所示，在位线连接线404、供电端连接线405、接地线连接线406上下还分别设有第三导电通道303、第四导电通道304和第五导电通道305。
42.如图4d所示，第二金属层50包括相互平行的接地线501、位线502、供电线503，位线502与字线401的延伸方向垂直。第三导电通道303，分别将位线502与第一存取晶体管15的第二导通端152、第二存取晶体管16的第二导通端162电连接；第四导电通道304，分别将供电线503 与第一上拉晶体管11的第二导通端112和第二上拉晶体管12的第二导通端122电连接；第五导电通道305，分别将接地线501与第一下拉晶体管13的第二导通端132和第二下拉晶体管14的第二导通端142电连接。
43.参照图3及图4a-图4c，多个第一导电通道301仅分布在第一内连线402和第二内连线403；第一栅极线201和第二栅极线202与第一内连线402平行；第一连接区203将分布在第一内连线402上的第一导电通道301电连接至第一栅极线201，第二连接区204将分布在第二内连线403上的第一导电通道301电连接至第二栅极线202。
44.优选的，第一金属层40、第二金属层50使用的金属导电材料与导电通道30不同。第一金属层40、第二金属层50例如可以使用铜或者铜的合金，导电通道30例如可以使用钨或
者钨的合金。
45.优选的，第一内连线402和第二内连线403位于同一延伸线上。
46.优选的，第一连接区203和第二连接区204垂直于第一内连线402。
47.本实用新型还提供了一种存储结构，包含至少一个上述所述的 sram存储结构。
48.本实用新型还提供了一种触控装置，包括如上述所述的存储结构；以及与上述所述的存储结构通信连接的至少一个处理器。
49.为了便于理解本实用新型提供的sram存储单元，本实用新型还提供了一种sram存储单元的制造方法。
50.具体步骤如下：
51.s1:形成多晶硅层20，用于提供晶体管的栅极多晶硅以及第一连接区203和第二连接区204；
52.具体的，在先有源层10上形成栅氧化层，例如可以通过炉管氧化法在有源层10的上形成一层二氧化硅作为栅氧化层，再在栅氧化层上形成多晶硅层20，例如可以采用化学气相沉积(cvd)工艺在栅氧化层上形成一层多晶硅，之后通过光刻、刻蚀除去多余的栅氧化层和多晶硅形成第一上拉晶体管11、第二上拉晶体管12、第一下拉晶体管13、第二下拉晶体管14、第一存取晶体管15、和第二存取晶体管16的栅极多晶硅以及第一连接区203、第二连接区204。
53.其中，第一上拉晶体管11和第一下拉晶体管13的栅极多晶硅相连作为第一栅极线201，第二上拉晶体管12和第二下拉晶体管14的栅极多晶硅相连作为第二栅极线202。第一栅极线401与第一连接区203相连、第二栅极线402与第二连接区204相连。
54.s2:形成导电通道(via)30。
55.具体的，先通过化学气相沉积(cvd)工艺在多晶硅层20上形成层间介质层，介质层的材料可以为二氧化硅，之后平坦化处理，再进行光刻、刻蚀形成导电孔，填充金属导体，金属导体的材料例如可以是钨或者钨的合金，平坦化处理，形成导电通道30，导电通道30包括多个第一导电通道301及第二导电通道302、第三导电通道303、第四导电通道304和第五导电通道305。
56.s3:形成第一金属层40，用于提供相互平行的字线401、第一内连线 402、第二内连线403；
57.具体的，通过物理气相沉积(pvd)工艺在层间介质层上方形成一层金属，金属的材料例如可以为铜或者铜的合金，之后进行曝光、刻蚀处理，形成第一金属层40，第一金属层40包括相互平行的字线401、第一内连线402和第二内连线403以及位线连接线404、供电端连接线405、接地线连接线406。
58.其中，第一内连线402通过第一导电通道301与第一存取晶体管15 的第一导通端151、第一下拉晶体管13的第一导通端131、第一上拉晶体管11的第一导通端111电连接；第二内连线403通过第一导电通道 301与第二存取晶体管16的第一导通端161、第二下拉晶体管14的第一导通端141、第二上拉晶体管11的第一导通端111电连接；字线401通过第二导电通道302分别与第一存取晶体管15的栅极多晶硅和第二存取晶体管16的栅极多晶硅电连接；位线连接线404分别与第一存取晶体管 15的第二导通端152和第二存取晶体管16的第二导通端162电连接，供电端连接线405分别与第一上拉晶体管11的第二导通端112和第二
上拉晶体管12的第二导通端122电连接，接地线连接线406分别与第一下拉晶体管13的第二导通端132和第二下拉晶体管14的第二导通端142 电连接。
59.第一连接区203将分布在第一内连线402的第一导电通道301电连接至第一栅极线201，第二连接区204将分布在第二内连线403的第一导电通道301电连接至第二栅极线202；第一内连线402平行于第一栅极线201和第二栅极线202。
60.s4:形成导电通道30；
61.具体的，先通过化学气相沉积(cvd)工艺在第一金属层40上形成层间介质层，介质层的材料可以为二氧化硅，之后平坦化处理，再进行光刻、刻蚀形成导电孔，填充金属导体，金属导体的材料例如可以是钨或者钨的合金，最后平坦化处理，形成位于位线连接线404、供电端连接线405、接地线连接线406上的第三导电通道303、第四导电通道 304和第五导电通道305。
62.s5:形成第二金属层50，提供相互平行的供电线501、接地线503、位线502；
63.具体的，通过物理气相沉积(pvd)工艺在层间介质层上形成一层金属，金属的材料例如可以为铜或者铜的合金，之后进行曝光、刻蚀处理，形成第二金属层50，第二金属层50包括相互平行的供电线501、位线502、接地线503，位线502与字线401的延伸方向垂直。第三导电通道303，分别将位线502与第一存取晶体管15的第二导通端152、第二存取晶体管16的第二导通端162电连接；第四导电通道304，分别将供电线503与第一上拉晶体管11的第二导通端112和第二上拉晶体管12 的第二导通端122电连接；第五导电通道305，分别将接地线501与第一下拉晶体管13的第二导通端132和第二下拉晶体管14的第二导通端 142电连接。
64.本实用新型提供的存储结构、sram存储单元及其制造方法，第一内连线402、第二内连线403通过多个第一导电通道301与多晶硅层20 互连，并与字线401相互平行，使得第一金属层40可以同时提供第一内连线402、第二内连线403与位线401，从而节省金属布线，降低工艺成本。
65.依照本实用新型的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型的保护范围应当以本实用新型权利要求及其等效物所界定的范围为准。