显示面板及显示模组的制作方法

1.本技术涉及显示技术领域，特别涉及一种显示面板及显示模组。


背景技术：

2.在面板显示行业中，像素电路包括多个薄膜晶体管(thin film transistor，tft)，每一个tft的性能优劣决定了产品的质量，目前，主要通过在非显示区域设计与像素电路相同的tft，采用电学量测设备对非显示区域的tft进行电学曲线的测量，以此来观测像素电路或驱动电路中tft的电学性能。但是，在阵列基板制备过程中，由于测试端子裸露，后续制程中的静电释放(electro-static discharge，esd)会造成静电通过测试端子导入到tft中，引起tft电学特性的变化，导致量测的tft电学性能无法真实地反应像素电路中tft的电学性能，不利于及时发现像素电路中tft异常的探测和改善。


技术实现要素：

3.本技术实施例提供一种显示面板及显示模组，以解决用于量测的tft受esd影响而出现数据失真的技术问题。
4.本技术实施例提供一种显示面板，包括显示区和与所述显示区邻接的非显示区，所述显示面板包括阵列基板，所述阵列基板包括位于所述显示区内的多个第一薄膜晶体管、以及位于所述非显示区内的至少一第二薄膜晶体管、多个测试端子和多个测试走线，一所述测试端子通过一所述测试走线与所述第二薄膜晶体管连接；
5.所述阵列基板还包括衬底层、设置于所述衬底层上的金属层、以及与所述金属层层叠设置的绝缘层，所述金属层包括所述测试端子和所述测试走线，所述绝缘层包括位于所述非显示区内的多个过孔；
6.其中，一所述测试走线包括一间隔段，一所述过孔对应设置于一所述间隔段的上方，且所述间隔段在所述衬底层上的投影位于所述过孔的范围内。
7.在本技术实施例所提供的显示面板中，多个所述测试走线包括第一测试走线、第二测试走线和第三测试走线，多个所述测试端子包括第一测试端子、第二测试端子和第三测试端子；
8.所述第一测试走线一端与所述第一测试端子连接，另一端与所述第二薄膜晶体管的测试栅极连接，所述第二测试走线一端与所述第二测试端子连接，另一端与所述第二薄膜晶体管的测试源极连接，所述第三测试走线一端与所述第三测试端子连接，另一端与所述第二薄膜晶体管的测试漏极连接；
9.所述金属层包括第一金属层和位于所述第一金属层远离所述衬底层一侧的第二金属层，所述第一金属层包括所述测试栅极和所述第一测试走线，所述第二金属层包括所述测试源极、所述测试漏极、所述第二测试走线和所述第三测试走线；
10.其中，所述第一测试走线包括第一间隔段，所述第二测试走线包括第二间隔段，所述第三测试走线包括第三间隔段，多个所述过孔包括位于所述第一间隔段上方的第一过
孔、位于所述第二间隔段上方的第二过孔、以及位于所述第三间隔段上方的第三过孔。
11.在本技术实施例所提供的显示面板中，所述绝缘层包括位于所述第二金属层远离所述衬底层一侧的第一绝缘子层，所述第二过孔穿过所述第一绝缘子层，所述第三过孔穿过所述第一绝缘子层。
12.在本技术实施例所提供的显示面板中，所述绝缘层还包括位于所述第二金属层和所述第一金属层之间的第二绝缘子层，所述第一过孔穿过所述第一绝缘子层和所述第二绝缘子层。
13.在本技术实施例所提供的显示面板中，一所述测试走线还包括第一段和第二段，所述间隔段一端连接所述第一段，另一端连接所述第二段，且所述间隔段覆盖部分所述第一段和部分所述第二段。
14.在本技术实施例所提供的显示面板中，沿所述测试走线延伸的方向上，所述间隔段与所述第一段重叠部分的长度为3um～8um，所述间隔段与所述第二段重叠部分的长度为3um～8um。
15.在本技术实施例所提供的显示面板中，所述第一段的材料与所述第二段的材料相同，且所述第一段的材料与所述间隔段的材料不相同。
16.在本技术实施例所提供的显示面板中，所述显示面板还包括第三金属层，所述第三金属层包括多个电极，所述电极的材料与所述间隔段的材料相同。
17.在本技术实施例所提供的显示面板中，所述第一金属层还包括所述第一薄膜晶体管的金属栅极，所述第二金属层还包括所述第一薄膜晶体管的金属源极和金属漏极。
18.本技术实施例提供一种显示模组，包括以上任意实施例中的所述显示面板。
19.本技术的有益效果为：本技术提供一种显示面板及显示模组，通过在连接第二薄膜晶体管和测试端子的测试走线中划分出间隔段，在绝缘层上设置位于间隔段上方的过孔，便于在阵列基板制作过程中保持测试走线在间隔段位置的断开，避免静电通过测试端子导入到第二薄膜晶体管上，在阵列基板中的金属层和绝缘层制作完成后，可以在过孔处制作间隔段使测试走线导通，实现第二薄膜晶体管和测试端子之间的连通，有效的避免了静电对于第二薄膜晶体管电学性能的测试。
附图说明
20.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
21.图1为本技术实施例所提供显示面板的俯视结构示意图；
22.图2为本技术实施例所提供显示面板的剖面结构示意图；
23.图3为图1中a处局部放大结构示意图；
24.图4为图3中a-a处的剖面结构示意图；
25.图5为图4中b处的局部放大结构示意图；
26.图6为图4中第一间隔段制作之前的剖面结构示意图；
27.图7为图3中b-b处的剖面结构示意图；
28.图8为图7中c处的局部放大结构示意图；
29.图9为图7中d处的局部放大结构示意图；
30.图10为图7中第二间隔和第三间隔段制作之前的结构示意图。
具体实施方式
31.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一组分实施例，而不是全组的实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本技术，并不用于限制本技术。在本技术的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
32.本技术实施例提供一种显示面板及显示模组。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
33.参阅图1-3，本技术实施例提供了一种显示面板，包括显示区aa和与所述显示区aa邻接的非显示区az，所述显示面板包括阵列基板，所述阵列基板包括位于所述显示区aa内的多个第一薄膜晶体管20、以及位于所述非显示区az内的至少一第二薄膜晶体管10、多个测试端子30和多个测试走线，一所述测试端子30通过一所述测试走线与所述第二薄膜晶体管10连接；所述阵列基板还包括衬底层1、设置于所述衬底层1上的金属层2、以及与所述金属层2层叠设置的绝缘层3，所述金属层2包括所述测试端子30和所述测试走线，所述绝缘层3包括位于所述非显示区az内的多个过孔40；其中，一所述测试走线包括一间隔段502，一所述过孔40对应设置于一所述间隔段502的上方，且所述间隔段502在所述衬底层1上的投影位于所述过孔40的范围内。
34.可以理解的是，在面板显示行业中，像素电路包括多个薄膜晶体管(thin film transistor，tft)，每一个tft的性能优劣决定了产品的质量，目前，主要通过在非显示区域设计与像素电路相同的tft，采用电学量测设备对非显示区域的tft进行电学曲线的测量，以此来观测像素电路或驱动电路中tft的电学性能。但是，在阵列基板制备过程中，由于测试端子裸露，后续制程中的静电释放(electro-static discharge，esd)会造成静电通过测试端子导入到tft中，引起tft电学特性的变化，导致量测的tft电学性能无法真实地反应像素电路中tft的电学性能，不利于像素电路中tft异常的探测和改善，本技术实施例中，通过在连接所述第二薄膜晶体管10和所述测试端子30的所述测试走线中划分出所述间隔段502，在所述绝缘层3上设置位于所述间隔段502上方的所述过孔40，便于在所述阵列基板制作过程中保持所述测试走线在所述间隔段502位置的断开，避免静电通过所述测试端子30
导入到所述第二薄膜晶体管10上，在所述阵列基板中的所述金属层2和所述绝缘层3制作完成后，可以在所述过孔40处制作所述间隔段502使所述测试走线导通，实现所述第二薄膜晶体管10和所述测试端子30之间的连通，有效的避免了静电对于所述第二薄膜晶体管10电学性能的测试。
35.需要说明的是，参阅图4-10，所述阵列基板在制作所述金属层2和所述绝缘层3时，所述测试走线在所述间隔段502位置处一直保持断开，即，制备所述测试走线时，没有进行所述间隔段502的制作，因此，所述第二薄膜晶体管10和所述测试端子30之间是断开的，所述阵列基板在所述金属层2和所述绝缘层3制作完成后，在所述过孔40处制作所述间隔段502以使所述测试走线导通，实现所述第二薄膜晶体管10和所述测试端子30之间的连通；所述过孔40位于所述间隔段502大上方且所述间隔段502在所述衬底层1上的投影位于所述过孔40的范围内，相当于所述过孔40可以使所述间隔段502完全裸露出来，因此，所述阵列基板在所述金属层2和所述绝缘层3制作完成后，在所述过孔40处制作所述间隔段502以使所述测试走线导通，可避免由于所述过孔40过小导致所述测试走线在所述间隔段502处的断线。
36.值得注意的是，所述绝缘层3还包括位于所述测试端子30上方的通孔60，所述通孔60裸露所述测试端子30便于电学量测设备的探针与所述测试端子30接触进行电信号测试。
37.在一些实施例中，参阅图2-图3，多个所述测试走线包括第一测试走线51、第二测试走线52和第三测试走线53，多个所述测试端子30包括第一测试端子301、第二测试端子302和第三测试端子303；所述第一测试走线51一端与所述第一测试端子301连接，另一端与所述第二薄膜晶体管10的测试栅极101连接，所述第二测试走线52一端与所述第二测试端子302连接，另一端与所述第二薄膜晶体管10的测试源极102连接，所述第三测试走线53一端与所述第三测试端子303连接，另一端与所述第二薄膜晶体管10的测试漏极103连接；所述金属层2包括第一金属层21和位于所述第一金属层21远离所述衬底层1一侧的第二金属层22，所述第一金属层21包括所述测试栅极101和所述第一测试走线51，所述第二金属层22包括所述测试源极102、所述测试漏极103、所述第二测试走线52和所述第三测试走线53；其中，所述第一测试走线51包括第一间隔段512，所述第二测试走线52包括第二间隔段522，所述第三测试走线53包括第三间隔段532，多个所述过孔40包括位于所述第一间隔段512上方的第一过孔41、位于所述第二间隔段522上方的第二过孔42、以及位于所述第三间隔段532上方的第三过孔43。
38.可以理解的是，在所述衬底层1上依次层叠设置所述第一金属层21和所述第二金属层22，所述绝缘层3和所述金属层2层叠设置，所述第一金属层21包括所述测试栅极101和所述第一测试走线51，所述第二金属层22包括所述测试源极102、所述测试漏极103、所述第二测试走线52和所述第三测试走线53，所述第一测试走线51一端与所述第一测试端子301连接，另一端与所述测试栅极101连接，所述第二测试走线52一端与所述第二测试端子302连接，另一端与所述测试源极102连接，所述第三测试走线53一端与所述第三测试端子303连接，另一端与所述测试漏极103连接，所述绝缘层3包括位于所述第一间隔段512上方的所述第一过孔41、位于所述第二间隔段522上方的所述第二过孔42、以及位于所述第三间隔段532上方的所述第三过孔43，在所述金属层2和所述绝缘层3制作完成后，在所述第一过孔41处制作所述第一间隔段512实现所述第一测试走线51的导通，在所述第二过孔42处制作所
述第二间隔段522实现所述第二测试走线52的导通，在所述第三过孔43处制作所述第三间隔段532实现所述第三测试走线53的导通，从而实现所述测试栅极101和所述第一测试端子301之间的连通、所述测试源极102和所述第二测试端子302之间的连通、以及所述测试漏极103和所述第三测试端子303之间的连通。
39.可选的，所述第一金属层21包括所述第一测试端子301，所述第二金属层22包括所述第二测试端子302和所述第三测试端子303，即，所述测试栅极101、所述第一测试端子301和所述第一测试走线51同层设置，所述测试源极102、所述测试漏极103、所述第二测试端子302、所述第三测试端子303、所述第二测试走线52和所述第三测试走线53同层设置。
40.需要说明的是，所述第二金属层22在所述衬底层1上的投影与所述第一测试端子301在所述衬底层1上的投影完全不重合，因此，无需在所述第二金属层22上设计开口裸露所述第一测试端子301。
41.在一些实施例中，继续参阅图2，所述绝缘层3包括位于所述第二金属层22远离所述衬底层1一侧的第一绝缘子层，所述第二过孔42穿过所述第一绝缘子层，所述第三过孔43穿过所述第一绝缘子层。
42.可以理解的是，在所述衬底层1上依次设置所述第一金属层21、所述第二金属层22和所述第一绝缘子层，所述第二过孔42穿过所述第一绝缘子层，在所述金属层2和所述绝缘层3制作完成后，在所述第二过孔42处制作所述第二间隔段522实现所述第二测试走线52的导通，实现所述测试源极102和所述第二测试端子302之间的连通，所述第三过孔43穿过所述第一绝缘子层，在所述金属层2和所述绝缘层3制作完成后，在所述第三过孔43处制作所述第三间隔段532实现所述第三测试走线53的导通，从而实现所述测试漏极103和所述第三测试端子303之间的连通。
43.可选的，所述第一绝缘子层包括钝化层32和平坦层33。
44.需要说明的是，所述第一过孔41也穿过所述第一绝缘子层。
45.在一些实施例中，继续参阅图2，所述绝缘层3还包括位于所述第二金属层22和所述第一金属层21之间的第二绝缘子层31，所述第一过孔41穿过所述第一绝缘子层和所述第二绝缘子层31。
46.可以理解的是，在所述衬底层1上依次设置所述第一金属层21、所述第二绝缘子层31、所述第二金属层22和所述第一绝缘子层，所述第一金属层21包括所述测试栅极101和所述第一测试走线51，所述第二金属层22包括所述测试源极102、所述测试漏极103、所述第二测试走线52和所述第三测试走线53，所述第一过孔41穿过所述第一绝缘子层和所述第二绝缘子层31，所述第二过孔42穿过所述第一绝缘子层，所述第三过孔43穿过所述第一绝缘子层，在所述金属层2和所述绝缘层3制作完成后，在所述第一过孔41处制作所述第一间隔段512实现所述第一测试走线51的导通，在所述第二过孔42处制作所述第二间隔段522实现所述第二测试走线52的导通，在所述第三过孔43处制作所述第三间隔段532实现所述第三测试走线53的导通，从而实现所述测试栅极101和所述第一测试端子301之间的连通、所述测试源极102和所述第二测试端子302之间的连通、以及所述测试漏极103和所述第三测试端子303之间的连通。
47.可选的，所述阵列基板还包括有源层。所述有源层可以位于所述第一金属层21远离所述衬底层1的一侧，即，所述有源层位于所述第一金属层21和所述第二金属层22之间，
所述第二薄膜晶体管10为底栅结构；所述有源层可以位于所述第一金属层21靠近所述衬底层1的一侧，即，所述有源层位于所述第一金属层21和所述衬底层1之间，所述第二薄膜晶体管10为顶栅结构。
48.在一些实施例中，参阅图4和图7，一所述测试走线还包括第一段和第二段，所述间隔段502一端连接所述第一段，另一端连接所述第二段，且所述间隔段502覆盖部分所述第一段和部分所述第二段。
49.可以理解的是，所述第一段一端连接所述第二薄膜晶体管10，另一端连接所述间隔段502，所述第二段连接所述测试端子30，另一端连接所述间隔段502远离所述第一段的一端，或者，所述第一段一端连接所述测试端子30，另一端连接所述间隔段502，所述第二段连接所述第二薄膜晶体管10，另一端连接所述间隔段502远离所述第一段的一端，从而实现所述测试端子30和所述第二薄膜晶体管10之间的连通，所述间隔段502覆盖部分所述第一段和部分所述第二段，可避免所述测试走线在所述间隔段502位置处的断线。
50.具体的，多个所述测试走线包括第一测试走线51、第二测试走线52和第三测试走线53，多个所述测试端子30包括第一测试端子301、第二测试端子302和第三测试端子303，所述第一测试走线51一端与所述第一测试端子301连接，另一端与所述第二薄膜晶体管10的测试栅极101连接，所述第二测试走线52一端与所述第二测试端子302连接，另一端与所述第二薄膜晶体管10的测试源极102连接，所述第三测试走线53一端与所述第三测试端子303连接，另一端与所述第二薄膜晶体管10的测试漏极103连接；其中，所述第一测试走线51包括第一端子连接段511、第一间隔段512和第一tft连接段513，所述第一间隔段512覆盖部分所述第一端子连接段511和部分所述第一tft连接段513，所述第二测试走线52包括第二端子连接段521、第二间隔段522和第二tft连接段523，所述第二间隔段522覆盖部分所述第二端子连接段521和部分所述第二tft连接段523，所述第三测试走线53包括第三端子连接段531、第三间隔段532和所述第三tft连接段533，所述第三间隔段532覆盖部分所述第三端子连接段531和部分所述第三tft连接段533。
51.在一些实施例中，参阅图5、图8和图9，沿所述测试走线延伸的方向上，所述间隔段502与所述第一段重叠部分的长度为3um～8um，所述间隔段502与所述第二段重叠部分的长度为3um～8um。
52.可以理解的是，所述间隔段502在所述衬底层1上的投影与所述第一段在所述衬底层1上的投影部分重合，所述间隔段502在所述衬底层1上的投影与所述第二段在所述衬底层1上的投影部分重合，且，沿所述测试走线延伸的方向上，所述间隔段502与所述第一段重叠部分的长度为3um～8um，所述间隔段502与所述第二段重叠部分的长度为3um～8um，可实现所述间隔段502与所述第一段有效的搭接以及所述间隔段502与所述第二段有效的搭接。当所述间隔段502与所述第一段重叠部分的长度＜3um或者所述间隔段502与所述第二段重叠部分的长度＜3um时，所述间隔段502与所述第一段之间可能由于制作工艺的误差出现搭接不良甚至断开的问题、或者所述间隔段502与所述第二段之间可能由于制作工艺的误差出现搭接不良甚至断开的问题，影响所述测试走线的导通；当所述间隔段502与所述第一段重叠部分的长度＞8um或者所述间隔段502与所述第二段重叠部分的长度＞8um时，由于所述间隔段502在所述衬底层1上的投影位于所述过孔40的范围内，所述间隔段502与所述第一段重叠部分的长度越长或者所述间隔段502与所述第二段重叠部分的长度越长，所述过
孔40的开孔面积也越大，降低了所述显示面板的抗冲击强度，影响所述显示面板的质量。因此，沿所述测试走线延伸的方向上，所述间隔段502与所述第一段重叠部分的长度为3um～8um，所述间隔段502与所述第二段重叠部分的长度为3um～8um。
53.具体的，参阅图5、图8和图9，沿所述测试走线延伸的方向上，所述第一间隔段512与所述第一tft连接段513重叠部分的长度为l1，所述第一间隔段512与所述第一端子连接段511重叠部分的长度为l2，所述第二间隔段522与所述第二tft连接段521重叠部分的长度为l3，所述第二间隔段522与所述第二端子连接段523重叠部分的长度为l4，所述第三间隔段532与所述第三端子连接段531重叠部分的长度为l5，所述第三间隔段532与所述第三tft连接段533重叠部分的长度为l6，即，3um≤l1≤8um，3um≤l2≤8um，3um≤l3≤8um，3um≤l4≤8um，3um≤l5≤8um，3um≤l6≤8um。
54.在一些实施例中，参阅图5、图8和图9，所述第一段的材料与所述第二段的材料相同，且所述第一段的材料与所述间隔段502的材料不相同。
55.可以理解的是，在所述阵列基板制作过程中，所述测试走线在所述间隔段502位置处不进行所述间隔段502的制作，仅制作所述测试走线的所述第一段和所述第二段，在所述金属层2和所述绝缘层3制作完成后，再在所述过孔40处制作所述间隔段502以使所述测试走线导通，实现所述第二薄膜晶体管10和所述测试端子30之间的连通，所述第一段和所述间隔段502通过两道工艺制备而成，两道工艺所采用的材料是不同，因此，所述第一段的材料与所述间隔段502的材料不相同。
56.需要说明的是，在所述阵列基板制作过程中，所述测试走线的所述第一段和所述第二段与所述测试端子30同时制作，所述第一段和所述测试端子30可以是相同的材料，所述第一段的材料包括al、mo、cu中的一种或多种。
57.在一些实施例中，参阅图2和图4，所述显示面板还包括第三金属层，所述第三金属层包括多个电极701，所述电极701的材料与所述间隔段502的材料相同。
58.可以理解的是，所述显示面板还包括所述第三金属层，所述第三金属层位于所述阵列基板上，所述第三金属层包括多个所述电极701，所述电极701可以和所述间隔段502通过同一道工艺制作，因此，本技术实施例在现有面板制作工艺的基础上通过在所述绝缘层3上设置多个所述过孔40、以及改动一道所述电极701的制程工艺即可制备所述间隔段502，所述间隔段502的制作工艺简单，且不增加额外设计成本。
59.可选的，所述电极701和所述间隔段502的材料均包括银。
60.在一些实施例中，参阅图2，所述第一金属层21还包括所述第一薄膜晶体管20的金属栅极201，所述第二金属层22还包括所述第一薄膜晶体管20的金属源极202和金属漏极203。
61.可以理解的是，在所述衬底层1上依次设置所述第一金属层21和所述第二金属层22，所述第一金属层21包括位于所述显示区aa的所述金属栅极201和位于所述非显示区az的所述测试栅极101，所述第二金属层22包括位于所述显示区aa的所述金属源极202和所述金属漏极203、以及位于所述非现实区的所述测试源极102和所述测试漏极103，所述第一薄膜晶体管20和所述第二薄膜晶体管10同时制作，且所述第一薄膜晶体管20的所述金属栅极201和所述第二薄膜晶体管10的所述测试栅极101同层制备，所述第一薄膜晶体管的所述金属源极202和所述金属漏极203、以及所述第二薄膜晶体管10的所述测试源极102和所述测
试漏极103同层制备，相当于所述第一薄膜晶体管20和所述第二薄膜晶体管10一样，因此，通过量测所述第二薄膜晶体管10的电学性能参数，即可得到所述第一薄膜晶体管20的电学性能参数。
62.在一些实施例中，参阅图2-图10，显示面板的制作方法包括以下步骤：
63.提供一所述衬底层1，所述显示面板包括所述显示区aa和所述非显示区az；
64.在所述衬底层1上形成所述金属层2和所述绝缘层3，所述金属层2包括位于所述非显示区az的所述多个所述测试端子30、多个所述测试走线、以及至少一所述第二薄膜晶体管10，所述绝缘层3包括位于所述非显示区az的多个所述过孔40，其中，一所述测试走线包括一开口，一所述过孔40位于一所述开口上方，且所述开口在所述过孔40的范围内。
65.具体的，参阅图2-图3，在所述衬底层1上形成所述金属层2和所述绝缘层3，所述金属层2包括位于所述非显示区az的所述多个所述测试端子30、多个所述测试走线、以及至少一所述第二薄膜晶体管10，一所述测试端子30通过一所述测试走线与所述第二薄膜晶体管10连接，一所述测试走线包括一所述开口，即，所述测试走线在所述开口处断开，相当于所述第二薄膜晶体管10和所述测试端子30之间没有连通；所述绝缘层3包括多个所述过孔40，一所述过孔40位于一所述开口上方，且所述开口在所述过孔40的范围内。
66.在所述过孔40内形成所述间隔段502，所述间隔段502覆盖所述开口。
67.具体的，参阅图4-图10，在所述过孔40内形成所述间隔段502，所述间隔段502覆盖所述开口，相当于在所述过孔40内制备所述间隔段502实现了所述测试走线的导通，即，完成所述第二薄膜晶体管10和所述测试端子30之间的连通。
68.本技术实施例提供一种显示模组，显示模组包括以上任一实施例的所述显示面板。
69.可以理解的是，所述显示模组包括以上任一实施例的所述显示面板，所述显示面板还包括支撑层、缓冲层和偏光层等，所述支撑层、所述缓冲层和所述偏光层均可参照现有技术，在此不作赘述。
70.本技术实施例中，通过在连接第二薄膜晶体管和测试端子的测试走线中划分出间隔段，在绝缘层上设置位于间隔段上方的过孔，便于在阵列基板制作过程中保持测试走线在间隔段位置的断开，避免静电通过测试端子导入到第二薄膜晶体管上，在阵列基板中的金属层和绝缘层制作完成后，可以在过孔处制作间隔段使测试走线导通，实现第二薄膜晶体管和测试端子之间的连通，有效的避免了静电对于第二薄膜晶体管电学性能的测试。
71.以上对本技术实施例进行了详细介绍，本文中应用了具体个例对本技术的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本技术的方法及其核心思想；同时，对于本领域的技术人员，依据本技术的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本技术的限制。