半导体装置的制作方法

1.本揭示内容是关于在半导体装置中的晶体管的栅极结构。


背景技术：

2.半导体装置用于各种电子应用，像是例如，个人计算机、移动电话、数字相机、和其他的电子设备。制造半导体装置通常经由在半导体基板上方依序地沉积绝缘层或介电层、导电层、和半导体层的材料，以及使用微影来将各个材料层图案化，以形成多个电路组件和在其上的多个元件。
3.半导体产业不断提高各种电子组件的集成密度(例如，晶体管、二极管、电阻器、电容器等)，经由不断地减小特征尺寸，这允许更多的组件集成在一给定的区域之内。


技术实现要素：

4.本揭示内容的一些实施方式提供了一种半导体装置，包含：半导体鳍片、第一源极/漏极区域和一第二源极/漏极区域、层间介电质、栅极堆叠、第一源极/漏极接触件、以及第二源极/漏极接触件。半导体鳍片从半导体基板延伸。第一源极/漏极区域和第二源极/漏极区域在半导体鳍片内。层间介电质在半导体基板上方。栅极堆叠介于第一源极/漏极区域和第二源极/漏极区域之间，其中栅极堆叠的至少一下部在朝向半导体基板的方向在宽度上减小。第一源极/漏极接触件延伸穿过层间介电质至第一源极/漏极区域。第二源极/漏极接触件延伸穿过层间介电质至第二源极/漏极区域。
5.本揭示内容的一实施例中，半导体装置还包含一接触蚀刻停止层，在该半导体鳍片的一顶表面上，其中该接触蚀刻停止层直接地设置在该栅极堆叠下方。
6.本揭示内容的一实施例中，该栅极堆叠的该下部具有一弯曲的侧壁。
7.本揭示内容的一实施例中，半导体装置还包含：一第一侧壁间隔物，介于该栅极堆叠和该第一源极/漏极接触件之间；以及一第二侧壁间隔物，介于该栅极堆叠和该第二源极/漏极接触件之间。
8.本揭示内容的一实施例中，该第一侧壁间隔物和该第二侧壁间隔物各自在朝向该半导体基板的方向在宽度上减小。
9.本揭示内容的一实施例中，该第一侧壁间隔物的一厚度在2纳米至10纳米的范围内，并且其中该第二侧壁间隔物的一厚度在2纳米至10纳米的范围内。
10.本揭示内容的另一些实施方式提供了一种半导体装置，包含：半导体结构、第一源极/漏极区域和一第二源极/漏极区域、层间介电质、栅极堆叠、第一源极/漏极接触件、第二源极/漏极接触件、以及多个侧壁间隔物。半导体结构从半导体基板延伸。第一源极/漏极区域和第二源极/漏极区域在半导体结构内。层间介电质在半导体基板上方。栅极堆叠介于第一源极/漏极区域和第二源极/漏极区域之间，其中栅极堆叠的至少一下部在朝向半导体基板的一方向在宽度上减小。第一源极/漏极接触件延伸穿过层间介电质至第一源极/漏极区域。第二源极/漏极接触件延伸穿过层间介电质至第二源极/漏极区域。多个侧壁间隔物分
别地设置在介于栅极堆叠和第一源极/漏极接触件之间、和在介于栅极堆叠和第二源极/漏极接触件之间，其中所述多个侧壁间隔物中的各者和栅极堆叠之间的一界面是弯曲的。
11.本揭示内容的一实施例中，所述多个侧壁间隔的厚度在2纳米至10纳米的范围内。
12.本揭示内容的又另一些实施方式提供了一种半导体装置，包含：半导体鳍片、第一源极/漏极区域和一第二源极/漏极区域、层间介电质、栅极堆叠、第一源极/漏极接触件、第二源极/漏极接触件、以及多个侧壁间隔物。半导体鳍片从半导体基板延伸。第一源极/漏极区域和第二源极/漏极区域在半导体鳍片内。层间介电质在半导体基板上方。栅极堆叠介于第一源极/漏极区域和第二源极/漏极区域之间，其中栅极堆叠的至少一下部在朝向半导体基板的一方向在宽度上减小。第一源极/漏极接触件延伸穿过层间介电质至第一源极/漏极区域。第二源极/漏极接触件延伸穿过层间介电质至第二源极/漏极区域。多个侧壁间隔物分别地设置在介于栅极堆叠和第一源极/漏极接触件之间、和在介于栅极堆叠和第二源极/漏极接触件之间，其中所述多个侧壁间隔物中的各者和栅极堆叠之间的一界面是弯曲的。
13.本揭示内容的一实施例中，该栅极堆叠具有10纳米至100纳米范围内的最大宽度。
附图说明
14.本揭示内容的多个态样可由以下的详细描述并且与附图一起阅读，得到最佳的理解。注意的是，根据产业中的标准做法，各个特征并未按比例绘制。事实上，为了讨论的清楚起见，可任意地增加或减少各个特征的尺寸。
15.图1绘示了根据一些实施方式在三维视图中的鳍式场效晶体管的实施例；
16.图2、图3、图4、图5、图6、图7a、图7b、图7c、图8a、图8b、图8c、图8d、图8e、图9a、图9b、图9c、图10a、图10b、图11a、图11b、图12a、图12b、图13a、图13b、图14a、图14b、图15a、图15b、图16a、图16b、图16c、图17a、图17b、和图17c是根据一些实施方式在鳍式场效晶体管的制造中的多个中间阶段的截面视图；
17.图18a、图18b、和图18c是根据一些实施方式的鳍式场效晶体管的截面视图；
18.图19是根据一些实施方式的平面型晶体管的截面视图；
19.图20绘示了根据一些实施方式的纳米结构场效晶体管的透视图；
20.图21a、图21b、和图21c是根据一些实施方式的纳米结构场效晶体管的截面视图。
21.【符号说明】
22.50:基板
23.50n:n型区域
24.50p:p型区域
25.52:鳍片
26.54:绝缘材料
27.55:纳米结构
28.56:浅沟槽隔离区域(隔离区域)
29.57:内部间隔物
30.58:通道区域
31.60:硬遮罩
32.62:凹陷处
33.82:源极/漏极区域
34.87:接触蚀刻停止层
35.88:第一层间介电质
36.88a:底脚区域
37.90:硬遮罩
38.91:开口(凹陷处)
39.92:栅极介电层(栅极介电材料)
40.92a:界面层
41.92b:高介电常数介电材料
42.93:间隔物层
43.94:栅极电极
44.94a:衬垫层
45.94b:功函数调谐层
46.94c:填充材料
47.95:侧壁间隔物
48.96:栅极堆叠
49.98:栅极遮罩
50.100:源极/漏极接触件
51.101:硅化物
52.102:蚀刻停止层
53.104:第二层间介电质
54.110:栅极接触件
55.112:源极/漏极接触件
56.a-a:截面
57.b-b:截面
58.c-c:截面
59.d1:距离
60.h1:高度
61.h2:厚度
62.l1:长度
63.t1:厚度
64.t2:厚度
65.w1:最大宽度
66.w2:宽度
67.x-x:截面
68.y-y:截面
具体实施方式
69.之后的揭示内容提供了许多不同的实施方式或实施例，以实现本揭示内容的不同
的特征。以下描述组件和布置的具体实施例，以简化本揭示内容。当然，这些仅仅是实施例而不是限制性的。例如，在随后的描述中，形成第一特征其在第二特征上方或之上，可包括第一特征和第二特征以直接接触而形成的实施方式，且也可包括附加的特征可形成在介于第一特征和第二特征之间，因此第一特征和第二特征可不是直接接触的实施方式。另外，本揭示内容可在各个实施例中重复参考标号和/或字母。这样的重复，是为了是简化和清楚起见，重复本身并不是意指所讨论的各个实施方式之间和/或配置之间的关系。
70.此外，为了便于描述如在附图中所绘示的一个元件或特征与另一个元件或特征之间的关系，在此可能使用空间相对性用语，例如“之下”、“低于”、“较下”、“高于“、“较上“、和类似的用语。除了在附图中所描绘的方向之外，空间相对性用语旨在涵盖装置在使用中或操作中的不同方向。设备可经其他方式定向(旋转90度或处于其他定向)，并且由此可同样地解读本文所使用的空间相对性描述词。
71.各个实施方式提供了在晶体管装置中的栅极结构及其形成方法。可在没有首先形成任何虚设栅极结构(例如，多晶硅栅极结构)的情况下形成栅极结构。例如，层间介电质(interlayer dielectric,ild)可直接地沉积在基板的通道区域和源极/漏极区域上然后可蚀刻层间介电质，以定义暴露通道区域的开口，并且可在开口中沉积栅极介电质和栅极电极材料的各个层，从而形成栅极堆叠。据此，可以实现各种优点，例如简化的工艺流程、更容易的处理(例如，没有图案化为高纵横比、虚设栅极)、以及降低的制造成本。
72.图1绘示了根据一些实施方式在三维视图中的鳍式场效晶体管的实施例。鳍式场效晶体管包含在基板50(例如半导体基板)上的鳍片52。隔离区域56设置基板50内，并且鳍片52从介于相邻的多个隔离区域56之间突出且高于相邻的多个隔离区域56。尽管将隔离区域56描述/绘示为与基板50分隔，但是如本文中所使用的用语“基板”可用以指代只有半导体基板、或包括隔离区域的半导体基板。另外，尽管将鳍片52绘示为与基板50为单一的、连续的材料，但鳍片52和/或基板50可包含单一种材料或复数种材料。在本文中，鳍片52指的是在介于相邻的多个隔离区域56之间延伸的部分。
73.栅极介电层92沿着鳍片52的侧壁并且在鳍片52的顶表面上方，并且栅极电极94在栅极介电层92上方。源极/漏极区域82相对于栅极介电层92和栅极电极94而设置在鳍片52的相对的两侧内。图1还绘示了在之后的附图中所使用的参考截面。截面a-a沿着栅极电极94的纵轴并且在例如垂直于鳍式场效晶体管的介于多个源极/漏极区域82之间的电流流动的方向。截面b-b垂直于截面a-a且沿着鳍片52的纵轴，并且在例如鳍式场效晶体管的介于多个源极/漏极区域82之间的电流流动的方向。截面c-c平行于截面a-a，并且延伸穿过鳍式场效晶体管的源极/漏极区域。为了清楚起见，后续的附图参照了这些参考截面。
74.本文所讨论的一些实施方式是在使用栅极后工艺(gate-last process)所形成的鳍式场效晶体管的情况中。在其他的实施方式中，可使用栅极先工艺(gate-first process)。另外，一些实施方式构思了用于平面型装置中的多个方面，例如平面型场效晶体管、纳米结构(例如，纳米片、纳米线、栅极全环、或类似者)场效晶体管(nanostructure field effect transistors,nsfets)、或类似者。
75.图2至图17c是根据一些实施方式在鳍式场效晶体管的制造中的多个中间阶段的截面视图。图2至图6绘示了在图1中所绘示的参考截面a-a，除了多个鳍片/鳍式场效晶体管。图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a、图16a、和图17a是沿着在图
1中所绘示的参考截面a-a而绘示，而图7b、图8b、图8c、图9b、图10b、图11b、图12b、图13b、图14b、图15b、图16b、和图17b是沿着在图1中所绘示的类似截面b-b而绘示，除了多个鳍片/鳍式场效晶体管。图7c、图8d、图8e、图9c、图16c、和图17c是沿着在图1中所绘示的参考截面c-c而绘示，除了多个鳍片/鳍式场效晶体管。
76.在图2中，提供了基板50。基板50可能是半导体基板，例如块体半导体、绝缘体上半导体(soi)基板、或类似者，半导体基板可能是掺杂的(例如以p型或n型掺质)或未掺杂的。基板50可能是晶圆，例如硅晶圆。一般而言，绝缘体上半导体基板是在绝缘体层上所形成的半导体材料的一个层。绝缘体层可例如是埋入的氧化物(buried oxide,box)层、硅氧化物层、或类似者。在基板上提供绝缘体层，基板通常是硅基板或玻璃基板。也可使用其他的基板，例如多层的基板或梯度基板。在一些实施方式中，基板50的半导体材料可包括：硅；锗；化合物半导体其包括硅碳化物、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体其包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷化砷化镓铟；或其组合。
77.基板50具有n型区域50n和p型区域50p。n型区域50n可以用于形成n型装置，例如nmos晶体管，例如n型鳍式场效晶体管。p型区域50p可以用于形成p型装置，侧如pmos晶体管，例如p型鳍式场效晶体管。n型区域50n可与p型区域50p物理性分隔(如由分界线51所绘示)，并且任何数量的装置特征(例如，其他的主动装置、掺杂的区域、隔离结构等)可设置在介于n型区域50n和p型区域50p之间。
78.在图3中，在基板50中形成多个鳍片52。鳍片52是半导体条带。在一些实施方式中，在基板50中形成多个鳍片52可经由在基板50中蚀刻多个沟槽。蚀刻可能是任何可接受的蚀刻工艺，诸如反应性离子蚀刻(reactive ion etch,rie)、中性束蚀刻(neutral beam etch,nbe)、类似者、或其组合。蚀刻可能是异向性的。
79.将鳍片图案化可经由任何合适的方法。例如，将鳍片52图案化可使用一或多个光微影和蚀刻工艺，包括双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合了光微影和自对准的工艺(self-aligned processes)，允许待创建的图案其具有例如比使用单一的直接光微影工艺所获得的节距更小的节距。例如，在一个实施方式中，在基板上方形成牺牲层，并且使用光微影工艺将牺牲层图案化。使用自对准的工艺沿着图案化的牺牲层侧部来形成间隔物。然后移除牺牲层，并且然后可使用剩余的间隔物以将鳍片图案化。在一些实施方式中，遮罩(或其他的层)可保留在鳍片52上。
80.在图4中，绝缘材料54形成在基板50上方并且在介于相邻的多个鳍片52之间。绝缘材料54可能是氧化物，例如硅氧化物、氮化物、类似者、或其组合，并且形成绝缘材料54可经由高密度电浆化学气相沉积(high density plasma chemical vapor deposition,hdp-cvd)、可流动的化学气相沉积(flowable cvd,fcvd)(例如，在远程电浆系统中沉积基于化学气相沉积的材料并且后固化以使此材料转化为另一种材料，例如氧化物)、类似者、或其组合。可使用经由任何可接受的工艺所形成的其他的绝缘材料。在所绘示的实施方式中，绝缘材料54是经由可流动的化学气相沉积工艺所形成的硅氧化物。一旦形成绝缘材料，可执行退火工艺。在一实施方式中，形成绝缘材料54使得过量的绝缘材料54覆盖鳍片52。尽管将绝缘材料54绘示为单一个层，但是一些实施方式可利用多个层。例如，在一些实施方式中，可首先沿着基板50和鳍片52的表面形成衬垫(未示出)。此后，可在衬垫上方形成诸如以上
所讨论的填充材料。
81.在图5中，移除工艺施加在绝缘材料54，以移除在鳍片52上方的过量的绝缘材料54。在一些实施方式中，可利用平坦化工艺，例如化学机械研磨(cmp)、回蚀刻工艺、其组合、或类似者。平坦化工艺暴露鳍片52，使得在完成平坦化工艺之后，鳍片52的顶表面和绝缘材料54的顶表面是齐平的。在其中遮罩保留在鳍片52上的实施方式中，平坦化工艺可暴露遮罩或移除遮罩，使得在完成平坦化工艺之后，遮罩的顶表面或鳍片52的顶表面分别地与绝缘材料54齐平。
82.在图6中，将绝缘材料54凹陷化，以形成多个浅沟槽隔离(shallow trench isolation,sti)区域56。将绝缘材料54凹陷化，使得在n型区域50n和在p型区域50p中的鳍片52的上部从介于相邻的多个浅沟槽隔离区域56之间突出。此外，多个浅沟槽隔离区域56的多个顶表面可具有如所绘示的平坦的表面、凸表面、凹表面(例如碟状)、或其组合。多个浅沟槽隔离区域56的多个顶表面可经由适当的蚀刻而形成为平的、凸的、和/或凹的。将浅沟槽隔离区域56凹陷化可使用可接受的蚀刻工艺，例如对绝缘材料54的材料有选择性的蚀刻工艺(例如，以比起蚀刻鳍片52的材料更快的速率来蚀刻绝缘材料54的材料)。例如，可使用氧化物移除，例如使用稀氢氟酸(dilute hydrofluoric,dhf)。
83.关于图2至图6所描述的工艺仅是可如何形成鳍片52的一个实施例。在一些实施方式中，形成这些鳍片可经由外延的成长工艺。例如，介电层可以形成在基板50的顶表面上方，并且可以穿过介电层来蚀刻多个沟槽，以暴露在下方的基板50。可以在沟槽中外延地成长多个同质外延的结构，并且可以将介电层凹陷化，使得多个同质外延的结构从介电层突出以形成多个鳍片。另外，在一些实施方式中，多个异质外延的结构可以用于鳍片52。例如，在图5中的鳍片52可以凹陷化，并且可在凹陷化的鳍片52上方外延地成长与鳍片52不同的材料。在这样的实施方式中，鳍片52包含凹陷化的材料以及设置在凹陷化的材料上方的外延地成长的材料。在更进一步的实施方式中，可以在基板50的顶表面上方形成介电层，并且可以穿过介电层而蚀刻多个沟槽。然后，可以使用与基板50不同的材料在多个沟槽中外延地成长多个异质外延的结构，并且可以将介电层凹陷化，使得多个异质外延的结构从介电层突出以形成多个鳍片52。在一些实施方式中，在外延地成长同质外延的或异质外延的结构时，外延地成长的材料可在成长期间进行原位掺杂，这可以免于之前和之后的布植，尽管原位掺杂和布植掺杂可一起使用。
84.此外更进一步而言，在n型区域50n(例如，nmos区域)中外延地成长一材料其不同于在p型区域50p(例如，pmos区域)中的材料可能是有利的。在各个实施方式中，形成鳍片52的上部可来自硅锗(si
x
ge
1-x
，其中x可以在0到1的范围内)、硅碳化物、纯或基本上纯的锗、iii-v化合物半导体、ii-vi化合物半导体、或类似者。例如，用于形成iii-v族化合物半导体的可行的材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化镓铟、砷化铝铟、锑化镓、锑化铝、磷化铝、磷化镓、或类似者。
85.进一步而言在图6中，在鳍片52和/或基板50中可形成适当的多个阱(未示出)。在一些实施方式中，可在n型区域50n中形成p阱，并且可在p型区域50p中形成n阱。在一些实施方式中，在n型区域50n和p型区域50p中均形成p阱或n阱。
86.在具有不同的阱类型的实施方式中，可使用光阻和/或其他的遮罩(未示出)而实现用于n型区域50n和p型区域50p的不同的布植步骤。例如，可在n型区域50n中的鳍片52和
浅沟槽隔离区域56上方形成光阻。将光阻图案化，以暴露基板50的p型区域50p。形成光阻可以经由使用旋涂技术，并且将光阻图案化可以使用可接受的光微影技术。一旦将光阻图案化，在p型区域50p中执行n型杂植布植，并且光阻可作为遮罩，以基本上防止将n型杂质布植到n型区域50n中。n型杂质可能是布植至此区域内的磷、砷、锑、或类似者，将n型杂质布植至等于或小于10
18
cm-3
的浓度，例如约10
16
cm-3
和约10
18
cm-3
之间。在布植之后，移除光阻，例如经由可接受的灰化工艺。
87.在p型区域50p的布植之后，在p型区域50p中的鳍片52和浅沟槽隔离区域56上方形成光阻。将光阻图案化以暴露基板50的n型区域50n。形成光阻可以经由使用旋涂技术，并且将光阻图案化可使用可接受的光微影技术。一旦将光阻图案化，在n型区域50n中可执行p型杂质布植，并且光阻可作为遮罩，以基本上防止将p型杂质布植到p型区域50p中。p型杂质可能是布植到此区域的硼、氟化硼、铟、或类似者，将p型杂质布植至等于或小于10
18
cm-3
的浓度，例如约10
16
cm-3
和约10
18
cm-3
之间。在布植之后，可移除光阻，例如经由可接受的灰化工艺。
88.在n型区域50n和p型区域50p的布植之后，可执行退火，以修复布植损伤并激活所布植的p型和/或n型杂质。在一些实施方式中，在成长期间可原位掺杂外延的鳍片的成长材料，这可避免布植，尽管原位掺杂和布植掺杂可一起使用。
89.图7a至图17c绘示了在实施方式装置的制造中各个附加的步骤。图7a至图17c绘示了在n型区域50n和p型区域50p的任一者中的特征。例如，在图7a至图17c中所绘示的结构可适用于n型区域50n和p型区域50p两者。在n型区域50n的结构中和p型区域50p的结构中的差异(如果有的话)在每张图所附的内文中描述。
90.在图7a至图8d中，在鳍片52中形成外延的源极/漏极区域82。在一些实施方式中，外延的源极/漏极区域82可延伸到鳍片52中并且可选择性地穿透鳍片52。参考图7a至图7c，使用光微影和蚀刻的组合，将凹陷处62图案化到鳍片中。例如，可在鳍片52上方形成硬遮罩60。硬遮罩60可包含硅氮化物、硅氧氮化物、或类似者，其允许硬遮罩60以比在下方的特征(诸如浅沟槽隔离区域56和鳍片52)更快的速率被图案化。沉积硬遮罩60可经由化学气相沉积、原子层沉积、物理气相沉积、或类似者。随后，将硬遮罩60图案化可使用一或多个光微影和蚀刻工艺，包括双重图案化或多重图案化工艺。
91.然后可以应用一或多个蚀刻工艺，以将在鳍片52中的凹陷处62图案化。在所绘示的实施方式中，凹陷处62可延伸到浅沟槽隔离区域56的顶表面之下(见图7c)，使得在截面c-c中，鳍片52的顶表面低于浅沟槽隔离区域56的顶表面。在其他的实施方式中，鳍片52的顶表面可与浅沟槽隔离区域56的顶表面齐平或者高于浅沟槽隔离区域56的顶表面。多个凹陷处62可被鳍片52的相应的通道区域58隔开(见图7b)，并且在随后的工艺步骤中，可在通道区域58的侧壁上方并沿着通道区域58的侧壁形成栅极结构。在将凹陷处62图案化之后，可使用例如一或多种湿式清洁工艺、或类似者来移除硬遮罩60。
92.在图8a至图8d中，外延的源极/漏极区域82可形成在凹陷处62中。可选择外延的源极/漏极区域82的材料，以在相应的通道区域58中施加应力，从而提高性能。形成在n型区域50n中的外延的源极/漏极区域82可经由遮盖p型区域50p。然后，在凹陷处62中外延地成长在n型区域50n中的外延的源极/漏极区域82。外延的源极/漏极区域82可包括任何可接受的材料，例如适合用于n型鳍式场效晶体管。例如，如果鳍片52是硅，则在n型区域50n中的外延
的源极/漏极区域82可包括在通道区域58中施加拉伸应变的材料，例如硅、硅碳化物、磷掺杂的硅碳化物、硅磷化物、或类似者。在n型区域50n中的外延的源极/漏极区域82可具有从鳍片52的相应的表面升高的表面并且可具有多个晶面。
93.形成在p型区域50p中的外延的源极/漏极区域82可经由遮盖n型区域50n。然后，在凹陷处62中外延地成长在p型区域50p中的外延的源极/漏极区域82。外延的源极/漏极区域82可包括任何可接受的材料，例如适合用于p型鳍式场效晶体管。例如，如果鳍片52是硅，在p型区域50p中的外延的源极/漏极区域82可包含在通道区域58中施加压缩应变的材料，例如硅锗，硼掺杂的硅锗、锗、锗锡、或类似者。在p型区域50p中的外延的源极/漏极区域82可具有从鳍片52的相应的表面升高的表面并且可具有多个晶面。
94.外延的源极/漏极区域82和/或鳍片52可用掺质来布植，以形成源极/漏极区域，类似于先前所讨论的用于形成轻掺杂的源极/漏极区域，随后进行退火。源极/漏极区域可具有约10
19
cm-3
和约10
21
cm-3
之间的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可是先前所讨论的杂质中的任何一者。在一些实施方式中，可在成长期间原位(in situ)掺杂外延的源极/漏极区域82。
95.由于使用外延工艺以形成在n型区域50n和在p型区域50p中的外延的源极/漏极区域82的结果，外延的源极/漏极区域82的上表面具有多个晶面其侧向向外扩展超过鳍片52的侧壁。此外，外延的源极/漏极区域82的上表面可在高于鳍片52的上表面延伸距离d1。距离d1可大于10纳米，例如在一些实施方式中大于20纳米。在其他的实施方式中，外延的源极/漏极区域82的上表面可与鳍片52的上表面齐平(见图8a和图8b)。在一些实施方式中，这些晶面导致一个相同的鳍式场效晶体管的邻近的多个源极/漏极区域82合并，如由图8c所绘示。在其他的实施方式中，如由图8e所绘示，在完成外延工艺之后，邻近的多个源极/漏极区域82保持为分隔的(例如，仍然是未合并的)。在一些实施方式中，根据电路设计和装置密度，单个晶片可包括合并的源极/漏极区域82和未合并的源极/漏极区域82二者。
96.在图9a和图9c中，将第一层间介电质(ild)88沉积在图8a至图8e中所绘示的结构上方。尽管图9a至图9c以及随后的附图仅绘示了对具有凸起上表面的合并的外延的源极/漏极区域82的实施方式的处理(例如，根据图8b和图8c)，但是类似的处理也可以应用于未合并的外延的源极/漏极区域82(例如，参见图8d)、和/或没有凸起上表面的外延的源极/漏极区域82(例如，参见图8e)。
97.第一层间介电质88可由介电材料所形成，并且沉积第一层间介电质88可经由任何合适的方法，例如化学气相沉积、电浆促进化学气相沉积(pecvd)、或可流动的化学气相沉积。在沉积之后，可执行诸如化学机械研磨的平坦化工艺，以平整第一层间介电质88的顶表面。第一层间介电质88可包括磷硅酸盐玻璃(phospho-silicate glass,psg)、硼硅酸盐玻璃(boro-silicate glass,bsg)、硼掺杂的磷硅酸盐玻璃(boron-doped phospho-silicate glass,bpsg)、未掺杂的硅酸盐玻璃(undoped silicate glass,usg)、或类似者。可使用经由任何可接受的工艺所形成的其他绝缘材料。在一些实施方式中，接触蚀刻停止层(contact etch stop layer,cesl)87设置在介于第一层间介电质88以及外延的源极/漏极区域82和鳍片52之间。接触蚀刻停止层87可包含介电材料，例如硅氮化物、硅氧化物、硅氧氮化物、或类似者，接触蚀刻停止层87具有比在上方的第一层间介电质88的材料低的蚀刻速率。第一层间介电质88和接触蚀刻停止层87可覆盖通道区域58，并且还可在介于相邻的
成对的外延的源极/漏极区域82之间连续地延伸。在一些实施方式中，接触蚀刻停止层87的厚度t1可在约2纳米(nm)至约10纳米的范围内。值得注意的是，第一层间介电质88和接触蚀刻停止层87可在形成任何栅极结构(例如，任何虚设栅极或任何功能性栅极)之前形成。
98.如由图9a至图9c进一步所绘示，可在第一层间介电质88上方形成硬遮罩90并将硬遮罩90图案化，以暴露对应于随后形成的栅极堆叠的区域。硬遮罩90可包含硅氮化物、硅氧氮化物、或类似者，其允许硬遮罩90以比起在下方的特征(例如第一层间介电质88)更快的速率被图案化。沉积硬遮罩90可经由化学气相沉积、原子层沉积、物理气相沉积、或类似者。随后，将硬遮罩90图案化可使用一或多个光微影和蚀刻工艺，包括双重图案化或多重图案化工艺。
99.在图10a至图10b中，使用硬遮罩90作为蚀刻遮罩，穿过第一层间介电质88和接触蚀刻停止层87来蚀刻开口91。蚀刻开口91可使用湿式蚀刻工艺、干式蚀刻工艺、其组合、或类似者。蚀刻可能是异向性的。开口91可延伸穿过第一层间介电质88和接触蚀刻停止层87，以暴露鳍片52的顶表面，例如鳍片52的通道区域。开口91可设置在介于邻近的多个外延的源极/漏极区域82之间。
100.作为蚀刻工艺的结果，第一层间介电质88的侧壁可在开口91的底部处为弯曲的(例如，凹入的)。第一层间介电质88的这个区域(例如，具有弯曲的侧壁)可称为底脚区域88a。在一些实施方式中，底脚区域88a的长度l1可在约0.5纳米至约2纳米的范围内。长度l1可指的是介于第一层间介电质88的垂直侧壁和延伸至开口91内的第一层间介电质88的最远的点之间的侧向距离。在其他的实施方式中，底脚区域88a可具有不同的长度。底脚区域88a可进一步导致在开口91中的底部在朝向鳍片52的方向在宽度上逐渐变窄和减小。
101.在图11a和图11b中，沿着凹陷处91的侧壁和底表面而沉积间隔物层93。形成间隔物层93可经由保形地沉积绝缘材料，例如，硅氧化物、硅氮化物、硅氧氮化物、硅碳氮化物、其组合、或类似者。在一些实施方式中，例如，间隔物层93的厚度t2可在约2纳米至约10纳米的范围内。由于第一层间介电质88的底脚区域88a，间隔物层93的底部部分也可具有弯曲的侧壁。
102.随后，如在图12a和图12b中所绘示，可执行异向性蚀刻工艺，以移除间隔物层93的侧向部分，从而形成侧壁间隔物95。在一些实施方式中，在底脚区域88a中的侧壁间隔物95的部分可具有弯曲的侧壁，并且间隔物可在邻近于底脚区域88a在宽度上逐渐变窄(例如，减小)。侧壁间隔物95可衬在凹陷处91的侧壁，以在介于随后形成的栅极堆叠和外延的源极/漏极区域82之间提供绝缘和适当的间隔。
103.在图13a和图13b中，形成栅极介电层92和栅极电极94，用于替换栅极。栅极介电层92包括沉积在凹陷处91中的一或多层，例如在鳍片52的顶表面和侧壁上、并且在侧壁间隔物95的侧壁上。栅极介电层92也可形成在第一层间介电质88的顶表面上。在一些实施方式中，栅极介电层92包含一或多层介电层，例如一或多层的硅氧化物、硅氮化物、金属氧化物、金属硅化物、或类似者。例如，在一些实施方式中，栅极介电层92包括经由热氧化或化学氧化所形成的硅氧化物的界面层92a、以及上覆的高介电常数(high-k)介电材料92b，例如铪、铝、锆、镧、锰、钡、钛、铅的金属氧化物或硅酸盐、或其组合。例如，高介电常数介电材料92b可具有大于约7.0的介电常数值(k value)。栅极介电层92的形成方法可包括分子束沉积(molecular-beam deposition，mbd)、物理气相沉积、原子层沉积、电浆辅助化学气相沉积、
或类似者。
104.多个栅极电极94分别地沉积在多个栅极介电层92上方，并且多个填充凹陷处91的其余部分。栅极电极94可包括含金属的材料，例如钛氮化物、钛氧化物、钽氮化物、钽碳化物、钴、钌、铝、钨、其组合、或其多层。栅极电极94可包含任意数量的衬垫层94a(例如，扩散阻障层、粘附层、和/或类似者)、任意数量的功函数调谐层94b、和填充材料94c。在一些实施方式中，一或多个衬垫层94a可插入在介于功函数调谐层94b和填充材料94c之间。在凹陷处91的填充之后，可执行例如化学机械研磨的平坦化工艺，以移除栅极介电层92和栅极电极94的材料的过量部分，这些层和材料的过量部分在第一层间介电质88的顶表面上方。栅极电极94的材料和栅极介电层92的多个其余部分因此形成所得的鳍式场效晶体管的功能性栅极。栅极电极94和栅极介电层92可统称为“栅极堆叠96”。栅极堆叠96可沿着鳍片52的通道区域58的侧壁延伸。
105.在一些实施方式中，栅极堆叠96可具有与第一层间介电质88的底脚区域88a邻近的弯曲的侧壁，并且接触蚀刻停止层87的一部分可在栅极堆叠96/侧壁间隔物95的下方直接地延伸。此外，栅极堆叠96可具有在约10纳米至约100纳米范围内的最大宽度w1(例如，在第一层间介电质88的顶表面处的宽度)。栅极堆叠96的下部可在朝向鳍片52的方向在宽度上逐渐变窄(例如，减小)。此外，介于邻近的多个栅极堆叠96之间的第一层间介电质88的宽度w2可在约10纳米至约100纳米的范围内。
106.在各个实施方式中，可形成栅极堆叠96，而无需首先形成任何其他的栅极堆叠(包括任何虚设栅极)。结果，可以简化用于形成半导体装置的制造工艺，从而降低制造成本。此外，可以形成相对薄的侧壁间隔物，从而扩大用于形成栅极堆叠96的工艺窗口，并在用于形成栅极堆叠96的多个层(例如，栅极介电层92和栅极电极94)的沉积工艺期间减小纵横比。已经观察到，经由提供厚度在约2纳米至约10纳米范围内的侧壁间隔物95，可以减少由于高纵横比间隙填充所引起的制造缺陷，同时仍然在介于栅极堆叠96和随后形成的源极/漏极接触件之间提供足够的隔离。
107.在n型区域50n和p型区域50p中的多个栅极介电层92的形成可同时地发生，使得在每个区域中的多个栅极介电层92由相同的材料所形成，并且多个栅极电极94的形成可同时地发生，使得在每个区域中的多个栅极电极94由相同的材料所形成。在一些实施方式中，在每个区域中的多个栅极介电层92可经由有区别的多个工艺所形成，使得多个栅极介电层92可能是不同的材料，和/或在每个区域中的多个栅极电极94可经由有区别的多个工艺所形成，使得多个栅极电极94可能是不同的材料。当使用有区别的多个工艺时，可使用各种遮盖步骤，以遮盖并暴露适当的区域。
108.在图14a至图15b中，栅极遮罩98形成在栅极堆叠96(包括栅极介电层92和对应的栅极电极94)上方，并且栅极遮罩可设置在介于侧壁间隔物95的相对的多个部分之间。在一些实施方式中，形成栅极遮罩98包括将栅极堆叠96凹陷化，使得凹陷处直接地形成在栅极堆叠上方并且在介于侧壁间隔物95的相对的多个部分之间。在凹陷化之后，栅极堆叠96的高度h1可在约10纳米至约80纳米的范围内。在凹陷处(见图14a至图14b)中填充包含一或多层的介电材料(例如硅氮化物、硅氧氮化物、或类似者)的栅极遮罩98，随后经由平坦化工艺，以移除在第一层间介电质88上方延伸的介电材料的过量部分(见图15a至图15b)。在平坦化之后，栅极遮罩98的厚度h2可在约10纳米至约89纳米的范围内。栅极遮罩98可比栅极
堆叠96更厚、更薄、或者具有与栅极堆叠96相等的厚度。栅极遮罩98是可选的，并且在一些实施方式中可省略。在这样的实施方式中，栅极堆叠可保持与第一层间介电质88的顶表面齐平。
109.在图16a至图16c中，根据一些实施方式，穿过第一层间介电质88而形成第一层级源极/漏极接触件100。穿过第一层间介电质88而形成用于源极/漏极接触件100的开口。形成多个开口可使用可接受的光微影和蚀刻技术。在一些实施方式中，形成开口也可蚀刻外延的源极/漏极区域的上部。在一些实施方式中，在形成开口之后，外延的源极/漏极区域82在高于鳍片52延伸的距离可以是至少约10纳米。在开口中形成衬垫(未示出)(例如扩散阻障层、粘附层、或类似者)以及导电材料。衬垫可包括钛、钛氮化物、钽、钽氮化物、或类似者。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍、或类似者。可执行例如化学机械研磨的平坦化工艺，以从第一层间介电质88的表面移除过量的材料。其余的衬垫和导电材料在开口中形成源极/漏极接触件100。可执行退火工艺，以在介于外延的源极/漏极区域82和源极/漏极接触件100之间的界面处形成硅化物101。源极/漏极接触件100物理性和电性耦合到外延的源极/漏极区域82。
110.在图17a至图17c中，第二层间介电质104沉积在第一层间介电质88上方。在一些实施方式中，第二层间介电质104是经由可流动的化学气相沉积方法所形成的可流动的膜。在一些实施方式中，第二层间介电质104由例如磷硅酸盐玻璃、硼硅酸盐玻璃、硼掺杂的磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、或类似者的介电材料所形成，并且可经由例如化学气相沉积和电浆促进化学气相沉积的任何合适的方法而沉积。可选的蚀刻停止层102可形成在介于第一层间介电质88和第二层间介电质104之间。在一些实施方式中，蚀刻停止层(esl)102可包含硅氮化物、硅氧氮化物、硅氧化物、或类似者，并且可经由化学气相沉积、物理气相沉积、原子层沉积、或类似者而沉积。
111.也绘示在图17a至图17c中，根据一些实施方式，穿过第二层间介电质104和蚀刻停止层102，形成栅极接触件110和源极/漏极接触件112。穿过第二层间介电质104和蚀刻停止层102而形成用于源极/漏极接触件112的多个开口，并且穿过第二层间介电质104和栅极遮罩98(如果存在的话)而形成用于栅极接触件110的多个开口。在一些实施方式中，用于源极/漏极接触件112和/或栅极接触件110的开口可以分别地进一步蚀刻源极/漏极接触件100和/或栅极电极94。形成多个开口可使用可接受的光微影和蚀刻技术。在开口中形成衬垫(未示出)(例如扩散阻障层、粘附层、或类似者)以及导电材料。衬垫可包括钛、钛氮化物、钽、钽氮化物、或类似者。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍、或类似者。可执行平坦化工艺，例如化学机械研磨，以从第二层间介电质104的表面移除过量的材料。其余的衬垫和导电材料在开口中形成源极/漏极接触件112和栅极接触件110。通过源极/漏极接触件100，源极/漏极接触件112物理性和电性耦合到外延的源极/漏极区域82，并且栅极接触件110物理性和电性耦合到栅极电极94。源极/漏极接触件112和栅极接触件110可在不同的工艺中形成，或者可在相同的工艺中形成。虽然示出为在相同的截面中形成，但应当理解，源极/漏极接触件112和栅极接触件110中的各者可形成在不同的截面中，这可避免这些接触件的短路。
112.在一些实施方式中(例如，如由图17a至图17c所绘示)，第一层级源极/漏极接触件100已经接触侧壁间隔物95，并且可进一步从一个第一侧壁间隔物95连续地延伸到邻近的
侧壁间隔物95(未明确地绘示)。在其他的实施方式中，如由图18a至图18c所绘示，第一层间介电质88的一部分可保留在介于源极/漏极接触件100和侧壁间隔物95之间，并将源极/漏极接触件100和侧壁间隔物95物理性分隔。图18a是沿着在图1中所绘示的参考截面a-a而绘示，而图18b是沿着在图1中所绘示的类似截面b-b而绘示，除了多个鳍片/鳍式场效晶体管。图18c是沿着在图1中所绘示的参考截面c-c而绘示，除了多个鳍片/鳍式场效晶体管。
113.所揭示的鳍式场效晶体管实施方式也可应用于其他类型的晶体管(例如平面型晶体管)、纳米结构装置(例如纳米结构(例如，纳米片、纳米线、栅极全环、或类似者)场效晶体管(nsfets)、或类似者。在平面型晶体管实施方式中，不包括鳍片52，并且栅极堆叠96形成在半导体基板的平坦表面上。图19绘示了平面型装置实施方式，其中相似的参考标号表示由与图2至图17c的实施方式相似的工艺所形成的相似的元件。在图19中，不包括鳍片52，并且栅极堆叠96不沿着任何通道区域58的侧壁延伸。
114.在纳米结构场效晶体管实施方式中，鳍片以纳米结构替换，形成此纳米结构经由图案化多个通道层和多个牺牲层的交替的多层的一堆叠。用与以上所描述的实施方式类似的方式来形成虚设栅极堆叠和源极/漏极区域。如上所述，栅极隔离结构也形成为延伸穿过虚设栅极堆叠。在移除虚设栅极堆叠之后，可以在通道区域中部分地或完全地移除牺牲层。用与以上所描述的实施方式类似的方式来形成替换栅极结构，经由移除牺牲层，替换栅极结构可部分地或完全地填充所留下的多个开口，并且替换栅极结构可部分地或完全地围绕在纳米结构场效晶体管装置的通道区域中的多个通道层。可用与以上所描述的实施方式类似的方式来形成层间介电质以及连到替换栅极结构和源极/漏极区域的接触件。
115.图20绘示了根据一些实施方式的纳米结构场效晶体管的透视图图21a至图21c绘示了在纳米结构场效晶体管情况中的各个实施方式栅极隔离结构的截面视图。参看图20，纳米结构场效晶体管装置包含在基板50(例如半导体基板)上的鳍片52上方的纳米结构55(例如纳米片、纳米线、或类似者)，其中纳米结构55充当用于纳米结构场效晶体管装置的通道区域。纳米结构55可包括p型纳米结构、n型纳米结构、或其组合。浅沟槽隔离区域56设置在介于邻近的多个鳍片52之间，鳍片52可突出高于相邻的多个浅沟槽隔离区域56和从介于相邻的多个浅沟槽隔离区域56之间突出。栅极介电材料92在鳍片52的顶表面上方，并且沿着纳米结构55的顶表面、侧壁、和底表面。栅极电极94在栅极介电材料92上方。外延的源极/漏极区域82设置在栅极堆叠96(栅极介电材料92/栅极电极94)相对的多个侧的鳍片52上。内部间隔物57作为介于外延的源极/漏极区域82和栅极堆叠96(栅极介电材料92/栅极电极94)之间的隔离特征。
116.图20还绘示了在之后的附图中所使用的参考截面。截面x-x沿着栅极电极94的纵轴并且在例如垂直于纳米结构场效晶体管装置的多个外延的源极/漏极区域82之间的电流流动的方向。截面y-y垂直于截面x-x且平行于纳米结构场效晶体管装置的鳍片52的纵轴，并且在例如纳米结构场效晶体管装置的介于多个外延的源极/漏极区域82之间的电流流动的方向。图21a绘示了沿着图20的截面x-x结合了栅极堆叠96(例如，如以上在图2至图16c中所形成和描述的栅极堆叠96)的实施方式纳米结构场效晶体管装置，并且图21b绘示了沿着图20的截面y-y结合了栅极堆叠96的纳米结构场效晶体管装置。图21a和图21b的各个特征可类似于以上在图1至图17c中所描述的那些特征，其中相似的参考标号表示由相似的工艺所形成的相似的元件。例如，在图21a和图21b中，经由在第一层间介电质88中直接地蚀刻开
口以暴露通道区域并且在开口中形成栅极堆叠96，可在任何其它的栅极结构(例如，虚设栅极)之前形成栅极堆叠96。栅极堆叠96的下部可在朝向在下方的基板50的方向在宽度逐渐变窄(例如，减小)。此外，栅极侧壁间隔物可设置在介于栅极堆叠96和外延的源极/漏极区域82之间，以防止电性短路。
117.各个实施方式提供了在晶体管装置中的栅极结构及其形成方法。可在没有首先形成任何虚设栅极结构(例如，多晶硅栅极结构)的情况下形成栅极结构。例如，层间介电质(ild)可直接地沉积在基板的通道区域和源极/漏极区域上。然后可蚀刻层间介电质以定义暴露通道区域的开口，并且可在开口中沉积栅极介电质和栅极电极材料的各个层，从而形成栅极堆叠。因此，可以实现各种优点，例如简化的工艺流程、更容易的处理(例如，没有图案化为高纵横比、虚设栅极)以及降低的制造成本。
118.在一实施方式中，一种方法包括在半导体鳍片中形成第一源极/漏极区域和第二源极/漏极区域；在第一源极/漏极区域和第二源极/漏极区域上方沉积第一介电层；蚀刻开口其穿过第一介电层，其中蚀刻开口包含蚀刻第一介电层；在开口的侧壁上形成多个第一侧壁间隔物；以及在开口中形成栅极堆叠，其中栅极堆叠设置在介于多个第一侧壁间隔物之间。可选地，在一些实施方式中，在开口的下部区域中的开口的宽度在朝向半导体鳍片的方向在宽度上减小。可选地，在一些实施方式中，介于第一侧壁间隔物和第一介电层之间的界面是弯曲的。可选地，在一些实施方式中，介于第一侧壁间隔物和栅极堆叠之间的界面是弯曲的。可选地，在一些实施方式中，此方法还包括在沉积第一介电层之前，在半导体鳍片的上表面上、第一源极/漏极区域上方、和第二源极/漏极区域上方沉积接触蚀刻停止层(cesl)，其中将开口图案化包含蚀刻接触蚀刻停止层。可选地，在一些实施方式中，沉积第一介电层包含沉积第一介电层的一部分，以从第一源极/漏极区域连续地延伸到第二源极/漏极区域；沉积接触蚀刻停止层包含沉积接触蚀刻停止层的一部分以从第一源极/漏极区域连续地延伸到第二源极/漏极区域；以及蚀刻开口包含移除第一介电层的此部分和移除接触蚀刻停止层的此部分。可选地，在一些实施方式中，多个第一侧壁间隔物中的各者的厚度在2纳米至10纳米的范围内。可选地，在一些实施方式中，此方法还包括将栅极堆叠凹陷化并且在栅极堆叠上方形成绝缘的栅极遮罩。
119.在一实施方式中，一种方法包括在半导体鳍片中形成第一源极/漏极区域和第二源极/漏极区域；在半导体鳍片、第一源极/漏极区域、和第二源极/漏极区域上方沉积接触蚀刻停止层；在接触蚀刻停止层上方沉积第一介电层；蚀刻第一介电层和接触蚀刻停止层，以形成暴露半导体鳍片的开口，其中在形成开口之后，第一介电层包含底脚区域，底脚区域具有延伸至开口中的弯曲的侧壁；以及在开口中形成栅极堆叠，其中栅极堆叠的至少下部在朝向半导体鳍片的方向在宽度上逐渐变窄。可选地，在一些实施方式中，介于第一介电层的垂直侧壁和延伸到在开口中的底脚区域的最远的点之间的侧向距离在0.5纳米至2纳米的范围内。可选地，在一些实施方式中，此方法还包括在开口的侧壁和底表面上沉积间隔物层；以及蚀刻间隔物层，以在开口的侧壁上形成侧壁间隔物。可选地，在一些实施方式中，间隔物层的厚度在2纳米至10纳米的范围内。可选地，在一些实施方式中，多个侧壁间隔物中的各者的至少下部在朝向半导体鳍片的方向在宽度上逐渐变窄。可选地，在一些实施方式中，此方法还包括形成第一源极/漏极接触件其穿过第一介电层，其中第一源极/漏极接触件电性连接到第一源极/漏极区域；以及形成第二源极/漏极接触件其穿过第一介电层，其
中第二源极/漏极接触件电性连接到第二源极/漏极区域。
120.在一实施方式中，一种半导体装置包括：从半导体基板延伸的半导体鳍片；在半导体鳍片中的第一源极/漏极区域和第二源极/漏极区域；在半导体基板上方的层间介电质；在介于第一源极/漏极区域和第二源极/漏极区域之间的栅极堆叠，其中栅极堆叠的至少下部在朝向半导体基板的方向在宽度上减小；穿过层间介电质延伸到第一源极/漏极区域的第一源极/漏极接触件；以及穿过层间介电质延伸到第二源极/漏极区域的第二源极/漏极接触件。可选地，在一些实施方式中，此装置还包括在半导体鳍片的顶表面上的接触蚀刻停止层，其中接触蚀刻停止层直接地设置在栅极堆叠下方。可选地，在一些实施方式中，栅极堆叠的下部具有弯曲的侧壁。可选地，在一些实施方式中，此装置还包括在介于栅极堆叠和第一源极/漏极接触件之间的第一侧壁间隔物；以及在介于栅极堆叠和第二源极/漏极接触件之间的第二侧壁间隔物。可选地，在一些实施方式中，第一侧壁间隔物和第二侧壁间隔物各自在朝向半导体基板的方向在宽度上减小。可选地，在一些实施方式中，第一侧壁间隔物的厚度在2纳米至10纳米的范围内，并且其中第二侧壁间隔物的厚度在2纳米至10纳米的范围内。
121.本揭示内容的另一些实施方式提供了一种半导体装置，包含：半导体结构、第一源极/漏极区域和一第二源极/漏极区域、层间介电质、栅极堆叠、第一源极/漏极接触件、第二源极/漏极接触件、以及多个侧壁间隔物。半导体结构从半导体基板延伸。第一源极/漏极区域和第二源极/漏极区域在半导体结构内。层间介电质在半导体基板上方。栅极堆叠介于第一源极/漏极区域和第二源极/漏极区域之间，其中栅极堆叠的至少一下部在朝向半导体基板的一方向在宽度上减小。第一源极/漏极接触件延伸穿过层间介电质至第一源极/漏极区域。第二源极/漏极接触件延伸穿过层间介电质至第二源极/漏极区域。多个侧壁间隔物分别地设置在介于栅极堆叠和第一源极/漏极接触件之间、和在介于栅极堆叠和第二源极/漏极接触件之间，其中所述多个侧壁间隔物中的各者和栅极堆叠之间的一界面是弯曲的。
122.在一些实施方式中，在半导体装置中，多个侧壁间隔的厚度在2纳米至10纳米的范围内。
123.本揭示内容的又另一些实施方式提供了一种半导体装置，包含：半导体鳍片、第一源极/漏极区域和一第二源极/漏极区域、层间介电质、栅极堆叠、第一源极/漏极接触件、第二源极/漏极接触件、以及多个侧壁间隔物。半导体鳍片从半导体基板延伸。第一源极/漏极区域和第二源极/漏极区域在半导体鳍片内。层间介电质在半导体基板上方。栅极堆叠介于第一源极/漏极区域和第二源极/漏极区域之间，其中栅极堆叠的至少一下部在朝向半导体基板的一方向在宽度上减小。第一源极/漏极接触件延伸穿过层间介电质至第一源极/漏极区域。第二源极/漏极接触件延伸穿过层间介电质至第二源极/漏极区域。多个侧壁间隔物分别地设置在介于栅极堆叠和第一源极/漏极接触件之间、和在介于栅极堆叠和第二源极/漏极接触件之间，其中所述多个侧壁间隔物中的各者和栅极堆叠之间的一界面是弯曲的。
124.在一些实施方式中，在半导体装置中，栅极堆叠具有10纳米至100纳米范围内的最大宽度。
125.以上概述了数个实施方式的多个特征，以便本领域技术人员可较佳地理解本揭示内容的多个态样。本领域的技术人员应理解，他们可能容易地使用本揭示内容，作为其他工艺和结构之设计或修改的基础，以实现与在此介绍的实施方式的相同的目的，和/或达到相
同的优点。本领域技术人员亦应理解，与这些等同的建构不脱离本揭示内容的精神和范围，并且他们可进行各种改变、替换、和变更，而不脱离本揭示内容的精神和范围。