一种4H-SiC基超结功率场效应晶体管结构的制作方法

一种4h-sic基超结功率场效应晶体管结构
技术领域
1.本实用新型涉及到半导体功率器件技术领域，具体涉及一种4h-sic基超结功率场效应晶体管结构。


背景技术：

2.超结功率mosfet即金属-氧化物-半导体场效应晶体管，是为改善传统功率mosfet中击穿电压与比导通电阻之间的矛盾而提出的，被广泛地应用于中低功率电源设备中。现有的4h-sic基超结功率mosfet结构存在关断时间长、开关功耗较大的缺陷。因此，如何进一步提高器件导通电流的能力，降低器件的开关功耗，缩短关断时间则成为新的研究方向。


技术实现要素：

3.针对现有技术的不足，本实用新型的目的是提供一种4h-sic基超结功率场效应晶体管结构，以提高器件导通电流的能力，降低器件的开关功耗，缩短关断时间。
4.为达到上述目的，本实用新型采用的技术方案如下：
5.一种4h-sic基超结功率场效应晶体管结构，其关键在于：由多个重复元胞结构相互拼接而成，所述元胞结构包括漏电极、源电极、栅电极、衬底区、源区、源体区、栅区以及绝缘层；所述漏电极贴合于所述衬底区的下表面，在所述衬底区的上表面分别设置有缓冲区与半导体辅助区，且所述缓冲区的高度大于所述半导体辅助区，在所述缓冲区上设置有第一漂移区，在所述半导体辅助区上设置有第二漂移区，且该第二漂移区部分位于所述缓冲区的上方，所述第二漂移区的内表面与所述第一漂移区的内表面相接触，且所述第二漂移区的厚度大于所述第一漂移区的厚度，所述源区与所述源电极并排嵌入所述源体区，所述源区、源电极的上表面与所述源体区的上表面齐平，且所述源区位于所述源电极的内侧，所述源体区的下表面与所述第二漂移区的上表面接触且其内侧延伸至与所述第一漂移区接触，所述栅电极、栅区和绝缘层从上到下依次层叠设置在所述第一漂移区的上方，且所述绝缘层的下表面与所述第一漂移区、源体区以及部分源区的上表面接触。
6.进一步的，所述源区、第一漂移区、衬底区、缓冲区、栅区、半导体辅助区与所述源体区、第二漂移区的掺杂类型不同，当所述源区、第一漂移区、缓冲区、衬底区、半导体辅助区和栅区的掺杂类型为n型时，所述源体区、第二漂移区的掺杂类型为p型；当所述源区、第一漂移区、缓冲区、衬底区、半导体辅助区和栅区的掺杂类型为p型时，所述源体区、第二漂移区的掺杂类型为n型。
7.进一步的，所述缓冲区的掺杂浓度低于所述衬底区的掺杂浓度，且缓冲区的掺杂浓度高于第一漂移区的掺杂浓度。
8.进一步的，所述衬底区与所述半导体辅助区接触的面积小于与所述缓冲区接触的面积。
9.进一步的，所述源区、第一漂移区、衬底区、源体区、第二漂移区和栅区均由半导体材料制成，所述漏电极、源电极和栅电极均由金属材料制成。
10.进一步的，所述半导体材料为硅、砷化镓、氮化镓或者碳化硅。
11.本实用新型的显著效果是：结构简单，设计新颖，易于实现，在保证寄生体二极管反向恢复电流的软度、不增加器件的比导通电阻的前提下，通过将源体区下沉并将源电极嵌设于下沉位置，从而有效缩短了电流路径，提高了器件导通电流的能力，并降低了器件的开关功耗，缩短了关断时长；同时，还降低了器件的比导通电阻，减小了器件元胞尺寸，进而减小了器件面积，提升了mosfet器件的uis雪崩耐量能力。
附图说明
12.图1是本实用新型的结构示意图。
具体实施方式
13.下面结合附图对本实用新型的具体实施方式以及工作原理作进一步详细说明。
14.参见附图1，由多个重复元胞结构相互拼接而成，所述元胞结构包括漏电极01、源电极02、栅电极03、衬底区12、源区10、源体区20、栅区30以及绝缘层40；所述漏电极01贴合于所述衬底区12的下表面，在所述衬底区12的上表面分别设置有缓冲区14与半导体辅助区15，且所述缓冲区14的高度大于所述半导体辅助区15，在所述缓冲区14上设置有第一漂移区11，在所述半导体辅助区15上设置有第二漂移区21，且该第二漂移区21部分位于所述缓冲区14的上方，所述第二漂移区21的内表面与所述第一漂移区11的内表面相接触，所述第二漂移区21的厚度大于所述第一漂移区11的厚度，所述衬底区12与所述半导体辅助区15接触的面积小于与所述缓冲区14接触的面积，所述源区10与所述源电极02并排嵌入所述源体区20，所述源区10、源电极02的上表面与所述源体区20的上表面齐平，且所述源区10位于所述源电极02的内侧，所述源体区20的下表面与所述第二漂移区21的上表面接触且其内侧延伸至与所述第一漂移区11接触，所述栅电极03、栅区30和绝缘层40从上到下依次层叠设置在所述第一漂移区11的上方，且所述绝缘层40的下表面与所述第一漂移区11、源体区20以及部分源区10的上表面接触。
15.本例所述的超结功率场效应晶体管的元胞结构，由第一种导电类型的第一漂移11区和第二种导电类型的第二漂移区21组成的耐压层，且第一漂移区11与第二漂移区21的下表面齐平，耐压层有两个表面；在上表面中设有至少一个第二种导电类型的源体区20，源体区20之内又至少有一个第一种导电类型的重掺杂的源区10，部分源区10和部分源体区20通过导体相连，构成器件的源电极02；在部分源区10和部分源体区20以及部分耐压层的表面覆盖有绝缘层40，在绝缘层40上覆盖有作为器件栅电极的第一种导电类型的重掺杂的半导体多晶硅栅区30，栅区30的部分表面覆盖有导体，作为器件的栅电极03；在下表面中设有一个第一种导电类型的重掺杂的半导体衬底区12，在衬底区12表面覆盖有作为漏电极01的导体。
16.其中，所述的第一导电类型为n型时，第二导电类型为p型；第一导电类型为p型时，第二导电类型为n型。
17.所述源区10、第一漂移区11、衬底区12、缓冲区14、半导体缓冲区15、源体区20、第二漂移区21和栅区30均由半导体材料制成，所述漏电极01、源电极02和栅电极03均由金属材料制成。
18.本例中，所述源区10、第一漂移区11、衬底区12、缓冲区14、栅区30与所述源体区20、第二漂移区21的掺杂类型不同，当所述源区10、第一漂移区11、缓冲区14、衬底区12和栅区30的掺杂类型为n型时，所述源体区20、第二漂移区21的掺杂类型为p型；当所述源区10、第一漂移区11、缓冲区14、衬底区12和栅区30的掺杂类型为p型时，所述源体区20、第二漂移区21的掺杂类型为n型。
19.优选的，所述缓冲区14、半导体辅助区15的掺杂类型与所述衬底区12相同，且缓冲区14掺杂浓度低于所述衬底区12的掺杂浓度，所述缓冲区14的掺杂浓度高于第一漂移区11的掺杂浓度，所述半导体辅助区15的掺杂浓度低于第一漂移区11的掺杂浓度。
20.本例中，所述源区10、第一漂移区11、衬底区12、源体区20、第二漂移区21和栅区30均由半导体材料制成，所述漏电极01、源电极02和栅电极03均由金属材料制成。
21.进一步的，所述半导体材料为硅、砷化镓、氮化镓或者碳化硅。
22.本实施例的最重要之处在于，在保证寄生体二极管反向恢复电流的软度、不增加器件的比导通电阻的前提下，通过将源体区20下沉并将源电极02嵌设于下沉位置，从而有效缩短了电流路径，减小了器件元胞尺寸，进而减小了器件面积，提升了mosfet器件的uis雪崩耐量能力。此外，还通过缓冲区14、半导体辅助区15的设置，有效地提高了寄生体二极管反向恢复电流的软度，改善反向恢复特性，使得器件在开关过程中不易产生振荡，抑制了电磁干扰信号，器件工作更加安全可靠。
23.以上对本实用新型所提供的技术方案进行了详细介绍。本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以对本实用新型进行若干改进和修饰，这些改进和修饰也落入本实用新型权利要求的保护范围内。