半导体器件的制备方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件的制备方法。


背景技术：

2.在半导体器件的制备工艺中，衬底常分作不同的区域，如io区(输入输出区)和core区(核心区)，相应io区和core区所需的栅氧化层的厚度不同。在现有技术中，一般利用掩模工艺在io区和core区的衬底的表面上形成不同厚度的栅氧化层，不同厚度的栅氧化层会使io区和core区的表面产生高低差，随后在后续制备工艺中，如高k介电层、氮化钛、非晶硅、氮化物、氧化物等制程中，会由于这种高低差，在每一道制程中有应力产生的膜层会发生变形，并伴有缺陷风险，影响产品良率。


技术实现要素：

3.本发明的目的在于提供一种半导体器件的制备方法，避免因高低差导致的膜层变形和缺陷，从而提升器件的良率。
4.为了达到上述目的，本发明提供了一种半导体器件的制备方法，包括：提供衬底，所述衬底包括core区和io区；刻蚀去除部分厚度的所述io区的衬底，以使所述io区和所述core区的衬底表面具有高度差；在所述io区和所述core区的衬底上形成第一氧化层；刻蚀去除所述core区的衬底上的第一氧化层；以及，采用化学清洗工艺在所述core区的衬底上形成第二氧化层，且所述io区上的第一氧化层和所述core区上的第二氧化层的表面齐平，且所述第一氧化层的厚度大于所述第二氧化层的厚度。
5.可选的，在刻蚀去除部分厚度的所述io区的衬底之前，所述io区和所述core区的衬底表面形成有第三氧化层。
6.可选的，刻蚀去除部分厚度的所述io区的衬底的步骤包括：在所述core区的衬底上形成第一图形化的光刻胶层；刻蚀去除所述io区的衬底上的第三氧化层，以及刻蚀去除部分厚度的所述io区的衬底；以及，去除所述第一图形化的光刻胶层，以及去除所述core区的衬底上的第三氧化层。
7.可选的，刻蚀去除所述io区的衬底的厚度为650埃~750埃。
8.可选的，采用issg工艺在所述io区和所述core区的衬底上形成所述第一氧化层。
9.可选的，所述第一氧化层的厚度为800埃~900埃。
10.可选的，所述化学清洗工艺的清洗剂包括臭氧水。
11.可选的，所述第二氧化层的厚度为100埃~200埃。
12.可选的，所述第二氧化层中包含o-h键。
13.可选的，在采用化学清洗工艺在所述core区的衬底上形成所述第二氧化层之后，还包括在所述第一氧化层和所述第二氧化层上形成高k介电层。
14.在本发明提供的半导体器件的制备方法中，提供衬底，衬底包括core区和io区；刻蚀去除部分厚度的io区的衬底，以使io区和core区的衬底表面具有高度差；在io区和core区的衬底上形成第一氧化层；刻蚀去除core区的衬底上的第一氧化层；以及，采用化学清洗工艺在core区的衬底上形成第二氧化层，且io区上的第一氧化层和core区上的第二氧化层的表面齐平，且第一氧化层的厚度大于第二氧化层的厚度。本发明中要求core区和io区的衬底表面的氧化层的厚度不同，通过使io区和core区的衬底表面具有高度差，再利用化学清洗工艺在core区的衬底上形成第二氧化层，从而实现第一氧化层的厚度大于第二氧化层的厚度，且实现io区上的第一氧化层和core区上的第二氧化层的表面齐平，减少第一氧化层和第二氧化层的表面的高低差，降低后续制备工艺难度，避免因高低差导致的膜层变形和缺陷，从而提升器件的良率。
附图说明
15.图1为本发明一实施例提供的半导体器件的制备方法的流程图。
16.图2为本发明一实施例提供的半导体器件的制备方法中提供衬底后的剖面示意图。
17.图3为本发明一实施例提供的半导体器件的制备方法中刻蚀io区的衬底后的剖面示意图。
18.图4为本发明一实施例提供的半导体器件的制备方法中去除第一图形化的光刻胶层后的剖面示意图。
19.图5为本发明一实施例提供的半导体器件的制备方法中形成第一氧化层后的剖面示意图。
20.图6为本发明一实施例提供的半导体器件的制备方法中刻蚀去除core区的第一氧化层后的剖面示意图。
21.图7为本发明一实施例提供的半导体器件的制备方法中去除第二图形化的光刻胶层后的剖面示意图。
22.图8为本发明一实施例提供的半导体器件的制备方法中形成第二氧化层后的剖面示意图。
23.图9为本发明一实施例提供的半导体器件的制备方法中形成高k介电层和金属栅极后的剖面示意图。
24.其中，附图标记为：10-衬底；11-core区；12-io区；20-沟槽隔离结构；31-第三氧化层；32-第一氧化层；33-第二氧化层；41-第一图形化的光刻胶层；42-第二图形化的光刻胶层；50-高k介电层；60-金属栅极；70-层间介质层。
具体实施方式
25.下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准
的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
26.图1为本实施例提供的半导体器件的制备方法的流程图。请参考图1，本发明提供了一种半导体器件的制备方法，包括：步骤s1：提供衬底，衬底包括core区和io区；步骤s2：刻蚀去除部分厚度的io区的衬底，以使io区和core区的衬底表面具有高度差；步骤s3：在io区和core区的衬底上形成第一氧化层；步骤s4：刻蚀去除core区的衬底上的第一氧化层；步骤s5：采用化学清洗工艺在core区的衬底上形成第二氧化层，且io区上的第一氧化层和core区上的第二氧化层的表面齐平，且第一氧化层的厚度大于第二氧化层的厚度。
27.图2为本实施例提供的半导体器件的制备方法中提供衬底后的剖面示意图；图3为本实施例提供的半导体器件的制备方法中刻蚀io区的衬底后的剖面示意图；图4为本实施例提供的半导体器件的制备方法中去除第一图形化的光刻胶层后的剖面示意图；图5为本实施例提供的半导体器件的制备方法中形成第一氧化层后的剖面示意图；图6为本实施例提供的半导体器件的制备方法中刻蚀去除core区的第一氧化层后的剖面示意图；图7为本实施例提供的半导体器件的制备方法中去除第二图形化的光刻胶层后的剖面示意图；图8为本实施例提供的半导体器件的制备方法中形成第二氧化层后的剖面示意图；图9为本实施例提供的半导体器件的制备方法中形成高k介电层和金属栅极后的剖面示意图。下面结合图2~9对本实施例提供的半导体器件的制备方法进行详细说明。
28.请参考图2，执行步骤s1：提供衬底10，衬底10的材质包括硅、锗、镓、氮或碳中的一种或多种。在衬底10中形成若干沟槽隔离结构20，通过沟槽隔离结构20将衬底10划分为不同的区域，以使衬底10包括core区11和io区12。由于core区11和io区12耐压性能不同，所以core区11和io区12的栅氧化层的厚度不同，一般来说core区11的耐压值低于io区12的耐压值。
29.进一步地，由于在形成沟槽隔离结构20或是其它前道工艺时，为了防止对衬底10表面产生污染或损伤，会在衬底10的表面形成牺牲氧化层，即在core区11和io区12的衬底10上形成第三氧化层31，第三氧化层31也可延伸覆盖沟槽隔离结构20，在此处不对第三氧化层31的厚度作限定。
30.请参考图3，执行步骤s2：在core区11和io区12上形成第一图形化的光刻胶层41，第一图形化的光刻胶层41显露出io区12上的第三氧化层31；进而，采用干法刻蚀工艺刻蚀去除io区12上的第三氧化层31，以及继续采用干法刻蚀工艺刻蚀去除部分厚度的io区12的衬底10，以使io区12和core区11的衬底10表面具有高度差。在本实施例中，刻蚀去除io区12的衬底10的厚度可为650埃~750埃，但不限于此范围，具体与器件耐压有关。
31.进一步地，请参考图4，采用灰化工艺去除第一图形化的光刻胶层41，以及采用湿法刻蚀工艺刻蚀去除core区11上的第三氧化层31。
32.请参考图5，执行步骤s3：采用issg工艺（原位水汽生长工艺）在io区12和core区11的衬底上形成第一氧化层32，第一氧化层32还会延伸覆盖沟槽隔离结构20。由于issg工艺的原理是通入氧气和氢气，在高温的环境下，衬底10的表面会形成氧化反应从而形成质量
较好的第一氧化层32，而沟槽隔离结构20中填充的材质不同于衬底10的材质，沟槽隔离结构20中填充的材质一般包括氧化硅，沟槽隔离结构20中填充的部分材质在工艺中会被氧化，以使在沟槽隔离结构20表面形成的第一氧化层32的厚度小于io区12和core区11的衬底上的第一氧化层32的厚度。在本实施例中，io区12和core区11的衬底上的第一氧化层32的厚度可为800埃~900埃，但不限于此范围，具体与器件耐压有关；沟槽隔离结构20表面上的第一氧化层32的厚度不作限定，不过在执行issg工艺后，由于io区12和core区11的衬底10表面具有高度差，沟槽隔离结构20表面上的第一氧化层32的表面与io区12的衬底上的第一氧化层32的表面大致齐平（厚度差较小）。
33.请参考图6，执行步骤s4：在core区11和io区12上形成第二图形化的光刻胶层42，第二图形化的光刻胶层42显露出core区11上的第一氧化层32；进而，采用干法刻蚀工艺刻蚀去除core区11上的第一氧化层32以显露出衬底10的表面。
34.进一步地，请参考图7，采用灰化工艺去除第二图形化的光刻胶层42。
35.请参考图8，执行步骤s5：采用化学清洗工艺在core区11的衬底10上形成第二氧化层33，io区12上的第一氧化层32和core区11上的第二氧化层33的表面齐平（大致齐平）。通过控制化学清洗工艺的清洗时间来形成目标厚度的第二氧化层33，使得io区12上的第一氧化层32和core区11上的第二氧化层33的表面齐平，且io区12上的第一氧化层32的厚度大于core区11上的第二氧化层33的厚度。在本实施例中，化学清洗工艺的清洗剂包括臭氧水，臭氧水与core区11的衬底10发生反应形成第二氧化层33，采用化学清洗工艺形成的第二氧化层33中富含o-h键（氢键），o-h键利于后续膜层的沉积，膜层能够与第二氧化层33紧密连接，减少缺陷产生；第二氧化层33的厚度可为100埃~200埃，但不限于此范围，具体与器件耐压和io区12上的第一氧化层32的厚度有关。在本实施例中，由于core区和io区的衬底表面的氧化层的厚度不同（io区上的第一氧化层的厚度和core区上的第二氧化层的厚度不同），通过使io区和core区的衬底表面具有高度差，再利用化学清洗工艺在core区的衬底上形成第二氧化层，从而实现io区上的第一氧化层的厚度大于core区上的第二氧化层的厚度，且实现io区上的第一氧化层和core区上的第二氧化层的表面齐平，减少第一氧化层和第二氧化层的表面的高低差，降低后续制备工艺难度，避免因高低差导致的膜层变形和缺陷，从而提升器件的良率。
36.进一步地，请参考图9，在采用化学清洗工艺在core区11的衬底10上形成第二氧化层33之后，还包括在第一氧化层32和第二氧化层33上形成高k介电层50。具体的，先在io区12和core区11上形成层间介质层70，刻蚀层间介质层70形成若干开口（图中未标示），若干开口分别显露出io区12上的第一氧化层32和core区11上的第二氧化层33；进而，在开口的内壁（侧壁和底部）沉积形成高k介电层50，由于core区11作为核心区，一般用于逻辑运算，对core区11的结构连接特性要求更高，使逻辑运算速率更快，而第二氧化层33中富含o-h键，高k介电层50能够与第二氧化层33紧密连接，减少core区11的缺陷产生；以及，在开口中填充金属材料以形成金属栅极60。
37.综上，在本发明提供的半导体器件的制备方法中，提供衬底，衬底包括core区和io区；刻蚀去除部分厚度的io区的衬底，以使io区和core区的衬底表面具有高度差；在io区和core区的衬底上形成第一氧化层；刻蚀去除core区的衬底上的第一氧化层；以及，采用化学清洗工艺在core区的衬底上形成第二氧化层，且io区上的第一氧化层和core区上的第二氧
化层的表面齐平，且第一氧化层的厚度大于第二氧化层的厚度。本发明中要求core区和io区的衬底表面的氧化层的厚度不同，通过使io区和core区的衬底表面具有高度差，再利用化学清洗工艺在core区的衬底上形成第二氧化层，从而实现第一氧化层的厚度大于第二氧化层的厚度，且实现io区上的第一氧化层和core区上的第二氧化层的表面齐平，减少第一氧化层和第二氧化层的表面的高低差，降低后续制备工艺难度，避免因高低差导致的膜层变形和缺陷，从而提升器件的良率。
38.上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。