半导体结构及形成方法与流程

本技术涉及半导体制造领域，尤其涉及一种半导体结构及形成方法。

背景技术：

1、随着功率mosfet技术的不断发展，出现了沟槽型mosfet(trench mosfet)。沟槽型mosfet的最大优点在于其能够增加平面器件的沟道密度，以提高器件的电流处理能力。然而，目前的沟槽型mosfet的栅极结构底部承受较高的电场，且栅漏电荷(qgd)较大。

技术实现思路

1、本技术要解决的技术问题是如何降低栅极结构底部的电场，并减少栅漏电荷。

2、为解决上述技术问题，本技术提供了一种半导体结构，包括：衬底，所述衬底上包括外延层；第一掺杂区，位于所述外延层中，且所述第一掺杂区呈高低错落分布；阱区，自所述外延层的表面延伸至所述外延层中；源区，分立的自所述阱区的表面延伸至阱区中；第二掺杂区，位于相邻所述源区间，且自所述阱区表面延伸至所述阱区中，或者延伸出所述阱区；第一栅极结构和第二栅极结构，交替分布于所述源极、所述阱区及所述外延层中，其中所述第一栅极结构位于较低位置的所述第一掺杂区的表面，所述第二栅极结构位于较高位置的所述第一掺杂区的表面，且所述第一栅极结构和所述第二栅极结构均包括栅极，其中所述第一栅极结构还包括位于所述栅极下方的伪栅，所述栅极和所述伪栅的侧壁和底部覆盖有栅介质层。

3、在本技术的一些实施例中，所述第一栅极结构的宽度为0.6μm～3.0μm，深度为1.5μm～3.0μm，且在所述第一栅极结构中，所述伪栅侧壁的所述栅介质层的厚度为50nm～300nm，所述伪栅和所述栅极之间的所述栅介质层的厚度为50nm～300nm，所述伪栅底部的所述栅介质层的厚度为100nm～500nm，所述栅极侧壁的所述栅介质层的厚度为15nm～150nm，所述伪栅的高度为0.5μm～1.0μm，所述栅极的高度为0.6μm～1.8μm。

4、在本技术的一些实施例中，所述第二栅极结构的宽度为0.6μm～3.0μm，深度为1.0μm～2.0μm，且在所述第二栅极结构中，所述栅极的高度为0.6μm～1.8μm，所述栅极侧壁的所述栅介质层的厚度为15nm～150nm，所述栅极底部的所述栅介质层的厚度为100nm～500nm。

5、在本技术的一些实施例中，相邻所述第一栅极结构和所述第二栅极结构之间的间距为0.6μm～3.0μm。

6、在本技术的一些实施例中，所述栅极和所述伪栅的材料包括多晶硅，所述栅介质层的材料包括high-k材料和/或二氧化硅。

7、在本技术的一些实施例中，所述第一掺杂区的高度为0.2μm～1.5μm。

8、在本技术的一些实施例中，所述源区的深度为0.2μm～0.8μm，所述第二掺杂区的深度为0.3μm～1.8μm，所述第二掺杂区的宽度为0.2μm～1.5μm，所述阱区的深度为0.5μm～1.5μm。

9、在本技术的一些实施例中，所述外延层和所述源区具有第一掺杂类型，所述第一掺杂区、所述阱区、所述第二掺杂区具有第二掺杂类型，且所述第一掺杂类型和所述第二掺杂类型相反。

10、在本技术的一些实施例中，所述第一栅极结构和所述第二栅极结构及部分所述源区的表面还包括绝缘层，所述绝缘层的厚度为100nm～500nm。

11、在本技术的一些实施例中，所述半导体结构还包括源极金属，且所述源极金属位于其余所述源区、所述第二掺杂区及所述绝缘层的表面。

12、本技术还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上包括外延层；在所述外延层中形成第一掺杂区，且所述第一掺杂区呈高低错落分布；形成自所述外延层的表面延伸至所述外延层中的阱区；形成分立的自所述阱区的表面延伸至阱区中的源区；在相邻所述源区间形成第二掺杂区，且所述第二掺杂区自所述阱区的表面延伸至所述阱区中，或者延伸出所述阱区；在所述源极、所述阱区及所述外延层中形成交替分布的第一栅极结构和所述第二栅极结构，其中所述第一栅极结构位于较低位置的所述第一掺杂区的表面，所述第二栅极结构位于较高位置的所述第一掺杂区的表面，且所述第一栅极结构和所述第二栅极结构均包括栅极，其中所述第一栅极结构还包括位于所述栅极下方的伪栅，所述栅极和所述伪栅的侧壁和底部覆盖有栅介质层。

13、在本技术的一些实施例中，形成所述第一栅极结构的方法包括：在所述较低位置的所述第一掺杂区的表面形成位于所述源极、所述阱区及所述外延层中的深沟槽；在所述深沟槽的侧壁和底部形成第一栅介质层；在部分所述深沟槽中形成伪栅；在所述伪栅的表面以及高于所述伪栅的第一栅介质层的表面形成第二栅介质层；在所述第二栅介质层的表面形成栅极，且所述栅极填满所述深沟槽。

14、在本技术的一些实施例中，所述深沟槽的宽度为0.6μm～3.0μm，且深度为1.5μm～3.0μm，所述伪栅的高度为0.5μm～1.0μm，所述伪栅侧壁的所述第一栅介质层的厚度为50nm～300nm，所述伪栅和所述栅极之间的所述第二栅介质层的厚度为50nm～300nm，所述伪栅底部的所述第一栅介质层的厚度为100nm～500nm，所述栅极侧壁的所述第一栅介质层和所述第二栅介质层的总厚度为15nm～150nm，所述栅极的高度为0.6μm～1.8μm。

15、在本技术的一些实施例中，形成所述第二栅极结构的方法包括：在所述较高位置的所述第一掺杂区的表面形成位于所述源极、所述阱区及所述外延层中的沟槽；在所述沟槽的侧壁和底部形成第二栅介质层；在所述第二栅介质层的表面形成填满所述沟槽的所述栅极。

16、在本技术的一些实施例中，所述沟槽的宽度为0.6μm～3.0μm，深度为1.0μm～2.0μm，所述沟槽的侧壁的所述第二栅介质层的厚度为15nm～150nm，所述沟槽的底部的所述第二栅介质层的厚度为100nm～500nm，所述栅极的高度为0.6μm～1.8μm。

17、在本技术的一些实施例中，所述外延层的掺杂浓度为1×1014/cm3～1×1016/cm3，所述阱区的掺杂浓度为5×1016/cm3～5×1020/cm3，所述第一掺杂区的掺杂浓度为5×1016/cm3～1×1021/cm3，所述第二掺杂区的掺杂浓度为3×1017/cm3～1×1021/cm3，所述源区的掺杂浓度为1×1018/cm3～1×1021/cm3。

18、在本技术的一些实施例中，所述半导体结构的形成方法还包括：在所述第一栅极结构和所述第二栅极结构及部分所述源区的表面形成绝缘层；在其余所述源区、所述第二掺杂区及所述绝缘层的表面形成源极金属。

19、与现有技术相比，本技术技术方案的半导体结构及形成方法具有如下有益效果：

20、所述半导体结构及形成方法在源极、阱区及外延层中第一栅极结构和第二栅极结构，且所述第一栅极结构和所述第二栅极结构均包括栅极，该栅极作为mos管的栅极部分，所述第一栅极结构还包括伪栅，所述伪栅位于所述第一栅极结构的栅极下方，可以作为场板，提供电场夹持效应。同时，所述第一栅极结构和第二栅极结构交替分布，能够相对增加mos管的密度。

21、所述第一栅极结构和所述第二栅极结构下方还设置第一掺杂区，所述第一掺杂区可以降低栅介质层的电场，从而提高栅介质层的可靠性，减少栅漏电荷。同时，所述第一掺杂区还能够阻止基面错位缺陷的扩散，改善导电性。