超结载流子存储型IGBT器件的制造方法与流程

本发明涉及半导体集成电路制造领域，特别是涉及一种超结(super junction，sj)载流子存储型(carrier storage，cs)绝缘栅双极型晶体管(insulated gate bipolartransistor,igbt)器件的制造方法。

背景技术：

1、igbt是一种电压控制的mos和双极复合型器件，这种器件同时具有双极结型功率晶体管和功率mosfet的主要优点：输入阻抗高、输入驱动功率小、导通电阻小、电流容量大、开关速度快等，使得igbt成为电力电子系统能量控制和转换的重要开关元器件之一，它的性能好坏直接影响着电力电子系统的转换效率、体积和重量。

2、igbt结构和vdmos结构非常相似，是在vdmos的基础上将n+掺杂的漏区该变为p+掺杂的集电区形成，集电区能向漂移区注入空穴，从而能对漂移区实现电导调制，从而能降低器件的通态压降和提高器件的电流密度。

3、在igbt器件的漂移区中设置超结结构则能得到超结igbt(sj-igbt)器件。sj-igbt利用sj及igbt工艺能力，结合两种器件特点，可以大幅提升器件正向导通性能，大幅增加器件功率密度。

4、如图1所示，是现有第一种超结igbt器件的结构示意图；现有第一种超结igbt器件包括：

5、超结结构，所述超结结构由多个n型柱和p型柱209交替排列而成，一个所述n型柱和相邻的一个所述p型柱209组成一个对应的超结单元。

6、所述超结结构形成于第一n型外延层202中，在所述第一n型外延层202的底部形成有p型掺杂的集电区201，所述集电区201的背面和由背面金属层组成的集电极连接。

7、所述p型柱209由填充于超结沟槽中的p型外延层组成，所述超结沟槽形成于所述第一n型外延层202中，所述n型柱由所述p型柱209之间的所述第一n型外延层202组成。

8、所述第一n型外延层202形成于半导体衬底(未显示)表面。所述半导体衬底在背面减薄工艺中被去除，故在图1中没有显示。

9、所述p型柱209的底部和所述集电区201的顶部表面具有间距。

10、在所述超结结构的顶部形成有顶部n型外延层208。

11、在器件单元区201a中，在各所述超结单元顶部区域的顶部n型外延层208中形成有igbt器件的器件单元结构，所述igbt器件由多个所述器件单元结构并联而成。

12、所述器件单元结构包括：

13、p型掺杂的体区206，所述体区206形成于所述顶部n型外延层208的表面区域中。

14、沟槽栅，由填充于栅极沟槽203中的栅介质层204和栅极导电材料层205组成，所述栅极沟槽203位于所述n型柱的顶部区域中且所述栅极沟槽203穿过所述体区206。

15、被所述沟槽栅侧面覆盖的所述体区206的表面用于形成沟道；漂移区由所述体区206底部的所述第一n型外延层202和顶部n型外延层208组成。

16、在所述沟槽栅侧面的所述体区206的表面形成有由n+区组成的发射区207。

17、在所述发射区207的顶部形成有第一接触孔211，所述第一接触孔211的底部同时接触所述发射区207和所述体区206，所述第一接触孔211的顶部连接到由正面金属层212组成的发射极。

18、在所述集电区201的正面的所述第一n型外延层202中形成有n型掺杂的电场中止层214，所述电场中止层214的掺杂浓度大于所述第一n型外延层202的掺杂浓度，所述电场中止层214的顶部表面和所述p型柱209的底部表面之间具有间隔。

19、所述沟槽栅还延伸到栅极引出区201b中，在所述栅极引出区201b中，所述栅极导电材料层205的顶部形成有第二接触孔(未显示)，所述第二接触孔的顶部连接到由正面金属层212组成的栅极。

20、在所述正面金属层212的表面还形成有钝化层213。

21、所述第一接触孔211和所述第二接触孔都穿过层间膜210。

22、通常，所述集电区201由对所述半导体衬底背面减薄后形成于所述第一n型外延层202底部的p型掺杂的背面离子注入区组成。

23、如图2所示，是现有第二种超结igbt器件的结构示意图；现有第二种超结igbt器件包括：

24、超结结构，所述超结结构由多个n型柱和p型柱309交替排列而成，一个所述n型柱和相邻的一个所述p型柱309组成一个对应的超结单元。

25、所述超结结构形成于第一n型外延层302中，在所述第一n型外延层302的底部形成有p型掺杂的集电区301，所述集电区301的背面和由背面金属层组成的集电极连接。

26、所述p型柱309由填充于超结沟槽中的p型外延层组成，所述超结沟槽形成于所述第一n型外延层302中，所述n型柱由所述p型柱309之间的所述第一n型外延层302组成。

27、所述第一n型外延层302形成于半导体衬底(未显示)表面。所述半导体衬底在背面减薄工艺中被去除，故在图2中没有显示。

28、所述p型柱309的底部和所述集电区301的顶部表面具有间距。

29、在器件单元区中，在各所述超结单元顶部区域中形成有igbt器件的器件单元结构，所述igbt器件由多个所述器件单元结构并联而成。

30、所述器件单元结构包括：

31、p型掺杂的体区306，所述体区306形成于所述超结单元顶部区域中，即形成于所述n型柱和所述p型柱309的顶部区域中。

32、沟槽栅，由填充于栅极沟槽303中的栅介质层304和栅极导电材料层305组成。所述栅极沟槽303位于所述n型柱的顶部区域中且所述栅极沟槽303穿过所述体区306。

33、被所述沟槽栅侧面覆盖的所述体区306的表面用于形成沟道；漂移区由所述体区306底部的所述第一n型外延层302组成。

34、在同一个所述n型柱的顶部区域中形成有两个所述栅极沟槽303。

35、在所述沟槽栅的第二侧面的所述体区306的表面形成有由n+区组成的发射区307。

36、在所述发射区307的顶部形成有第一接触孔311，所述第一接触孔311的底部同时接触所述发射区307和所述体区306，所述第一接触孔311的顶部连接到由正面金属层312组成的发射极。

37、所述第一接触孔311的底部的所述体区306表面还形成有由p+区组成的体引出区308。

38、由图2所示可知，所述p型柱309位于所述沟槽栅的第一侧面外，由于所述沟槽栅的第一侧面和第二侧面之间是电隔离的，故所述p型柱309和所述沟槽栅的第二侧面之间的体区、所述发射区307、所述第一接触孔311和所述发射极的导电路径被所述沟槽栅断开。

39、在所述集电区301的正面的所述第一n型外延层302中形成有n型掺杂的电场中止层314，所述电场中止层314的掺杂浓度大于所述第一n型外延层302的掺杂浓度，所述电场中止层314的顶部表面和所述p型柱309的底部表面之间具有间隔。

40、在所述正面金属层312的表面还形成有钝化层313。

41、所述第一接触孔311和所述第二接触孔都穿过层间膜310。

42、通常，所述集电区301由对所述半导体衬底背面减薄后形成于所述第一n型外延层302底部的p型掺杂的背面离子注入区组成。

43、现有超结igbt器件通过引入超结结构，能提高漂移区的耐压，从而能提高漂移区的n型掺杂浓度，但是实际上，漂移区的n型掺杂浓度的提升，并不能提升器件的正向导通电流能力，使得器件的正向性能改善受限。

技术实现思路

1、本发明所要解决的技术问题是提供一种超结载流子存储型igbt器件的制造方法，能避免采用超结结构提高器件耐压时对器件正向导通电流能力的不利影响，从而能利用超结结构最大限度提升器件正向导通电流能力，能使器件的反向耐压和正向电流导通能力独立调节，使得igbt中的超结结构的工艺得到最优化以及降低工艺成本。

2、为解决上述技术问题，本发明提供的超结载流子存储型igbt器件的制造方法包括如下步骤：

3、步骤一、提供第一n型半导体层，在所述第一n型半导体层的器件单元区中形成载流子存储层，所述载流子存储层的n型掺杂浓度大于所述第一n型半导体层的n型掺杂浓度。

4、步骤二、在所述载流子存储层中形成多个p型柱，各所述p型柱之间的所述载流子存储层组成n型柱，由所述p型柱和所述n型柱交替排列形成超结结构，一个所述n型柱和相邻的一个所述p型柱组成一个对应的超结单元。

5、所述超结结构的厚度由所述载流子存储层的厚度确定，所述载流子存储层的厚度根据所述igbt器件正向导通时所需的电流能力进行设置。

6、步骤三、完成正面工艺，所述正面工艺在所述器件单元区的各所述超结单元的顶部区域中形成igbt器件的器件单元结构，所述igbt器件由多个所述器件单元结构并联而成。

7、步骤四、完成背面工艺，包括：

8、将所述第一n型半导体层减薄到所需要的厚度。

9、在所述第一n型半导体层的背面形成p+掺杂的集电区。

10、所述载流子存储层底部的所述第一n型半导体层作为漂移区。

11、在所述igbt器件的反向时，所述超结结构用于对所述载流子存储层进行耗尽以提升所述载流子存储层的第一耐压，所述igbt器件的总耐压为所述载流子存储层的第一耐压和所述漂移区的第二耐压的和，使所述超结结构的厚度和所述igbt器件的总耐压相独立。

12、进一步的改进是，步骤一中，所述载流子存储层仅位于所述器件单元区中，所述载流子存储层的形成区域通过图形化工艺定义。

13、进一步的改进是，步骤一中，所述载流子存储层的掺杂杂质通过第一离子注入工艺形成。

14、或者，所述载流子存储层的掺杂杂质通过掺杂膜热扩散工艺形成，所述掺杂膜热扩散工艺包括：

15、沉积掺杂膜。

16、进行第一热扩散工艺将所述掺杂膜中的杂质扩散到所述载流子存储层中。

17、进一步的改进是，步骤一包括如下分步骤：

18、步骤11、进行第一次掺杂工艺在所述第一n型半导体层中形成第一载流子存储子层，所述第一次掺杂工艺为所述第一离子注入工艺或者为所述掺杂膜热扩散工艺。

19、步骤12、沉积顶部n型外延子层；所述顶部n型外延子层的掺杂浓度小于所述载流子存储层的掺杂浓度。

20、步骤13、进行第二次掺杂工艺在所述顶部n型外延子层中形成第二载流子存储子层，所述第二次掺杂工艺为所述第一离子注入工艺或者为所述掺杂膜热扩散工艺。

21、重复进行步骤12和步骤13形成多层所述第二载流子存储子层，由所述第一载流子存储子层和各层所述第二载流子存储子层叠加形成所述载流子存储层。

22、进一步的改进是，步骤二中，所述p型柱采用沟槽填充工艺形成。

23、进一步的改进是，步骤二中，所述p型柱采用第二离子注入工艺加第二热扩散工艺形成。

24、进一步的改进是，步骤二中，所述p型柱经过多次第二离子注入工艺。

25、所述p型柱的各次所述第二离子注入工艺插入到后一层的所述第二载流子存储子层的步骤12之前或当前层的所述第二载流子存储子层的步骤13之后；所述p型柱的各次所述第二离子注入工艺的杂质的扩散工艺采用第二热扩散工艺或者采用后一层的所述第二载流子存储子层的步骤13的所述掺杂膜热扩散工艺中的所述第一热扩散工艺。

26、进一步的改进是，步骤一中，在所述器件单元区和终端区中都形成有所述载流子存储层，所述终端区环绕在所述器件单元区的周侧，所述载流子存储层位于所述第一n型半导体层表面的全面区域中。

27、进一步的改进是，步骤一中，所述载流子存储层的掺杂杂质通过第一离子注入工艺形成。

28、或者，步骤一中，所述载流子存储层的掺杂杂质通过生长具有所述载流子存储层所需的掺杂浓度的顶部n型外延层得到。

29、进一步的改进是，步骤二中，所述p型柱采用沟槽填充工艺形成。

30、进一步的改进是，步骤二中，所述p型柱采用第二离子注入工艺加第二热扩散工艺形成。

31、进一步的改进是，步骤二中，所述p型柱经过多次第二离子注入工艺。

32、所述顶部外延层由多层顶部外延子层叠加而成，各顶层外延子层分别通过一次外延生长形成。

33、所述p型柱的各次所述第二离子注入工艺插入到对应的所述顶层外延子层生长完成后进行，所述p型柱的各次所述第二离子注入工艺的杂质的扩散工艺采用第二热扩散工艺。

34、进一步的改进是，步骤三中，所形成的所述器件单元结构包括：p型掺杂的体区、栅极结构以及n+掺杂的发射区。

35、所述体区形成于所述n型柱的表面区域中。

36、被所述栅极结构覆盖的所述体区表面作为沟道区。

37、所述发射区形成于所述体区的表面。

38、所述体区底部的所述n型柱组成载流子存储层。

39、进一步的改进是，所述载流子存储层具有最佳厚度，所述igbt器件正向导通时电流能力最强时对应的厚度为所述最佳厚度，所述最佳厚度位于所述载流子存储层的厚度取值范围的下限值和上限值之间。

40、进一步的改进是，所述最佳厚度为通过实验或仿真得到的所述igbt器件正向导通时电流能力最强对应的所述载流子存储层的厚度。

41、进一步的改进是，所述最佳厚度包括10微米。

42、进一步的改进是，所述载流子存储层的厚度取值范围包括5微米～40微米。

43、进一步的改进是，所述第一n型半导体层为区熔(fz)半导体衬底或磁场直拉(mcz)半导体衬底；或者，第一n型半导体层为形成于半导体衬底表面的第一n型外延层。

44、本发明中超结结构的厚度不再根据耐压需求进行设置，而是利用了超结结构中的n型柱实际为载流子存储层的特征，根据所需要的载流子存储层的厚度来设置超结结构的厚度，而igbt的耐压则在超结结构的基础上增加漂移区的厚度来实现，故本发明通过专门在载流子存储层中设置超结结构，能增加载流子存储层的掺杂浓度的同时使载流子存储层的厚度能根据igbt器件正向导通时所需的电流能力进行设置，这样能使得载流子存储层的厚度能满足正向导通时整个载流子存储层和漂移区中的空穴载流子浓度较大从而能提升器件的正向电流导通能力；而器件的反向总耐压则能在超结结构的第一耐压基础上通过设置漂移区的厚度和掺杂浓度来调节，最后使得漂移区的第二耐压和超结结构的第一耐压和满足器件的反型总耐压要求；所以，本发明能同时改善器件的耐压能力，并同时改善器件的正向电流导通能力且很容易得到最佳的器件正向电流导通能力；另外，由于漂移区的n型掺杂浓度很淡，第二耐压是很容易满足的。

45、另外，本发明通过载流子存储层的厚度设置超结结构的厚度，能使超结结构的厚度比和现有方法形成的超结结构的厚度低，超结结构的厚度的减少，也能使超结结构的制作工艺得到最优化以及降低工艺成本。

46、另外，本发明中，超结结构能仅设置在器件单元区中，这样终端区中不需设置超结结构，使得终端区的形成工艺能和现有无超结结构的igbt的形成工艺相同，从而能最大限度的利用由于igbt技术，能进一步节省工艺成本。

47、另外，本发明中，也能在器件单元区和终端区同时设置超结结构，这样，能节省一块定义载流子存储层的所需要的光罩，也具有工艺成本低的优点。