半导体结构及半导体结构的形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。

背景技术：

1、随着电子消费产品需求的增长，功率场效应管(power mosfet)的需求越来越大。功率场效应管主要包括垂直双扩散场效应管(vertical double-diffused mosfet，简称vdmos)和横向双扩散场效应管(lateral double-diffused mosfet，简称ldmos)两种类型。其中，沟槽型垂直双扩散场效应晶体管(trench vertical mos)由于其器件的集成度较高，导通电阻较低，具有较低的栅-漏电荷密度、较大的电流容量，因而具备较低的开关损耗和较快的开关速度，被广泛地应用在功率器件领域。

2、随着电子消费产品的进一步需求，功率场效应管和ic(integrated circuitchip，集成电路)器件需要制作在同一衬底上，这就使得形成功率场效应管和ic的工艺需要进一步整合，以满足性能上的需求。

技术实现思路

1、本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提升整合工艺后形成的功率场效应管和ic的性能。

2、为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区和第二区，所述第一区包括第一子区和第二子区，所述第一子区和第二子区相邻，所述第二区包括第三子区和第四子区，所述第四子区位于第三子区之间，所述第一区内具有第一掺杂区，所述衬底表面暴露出第一掺杂区表面；在第一子区的第一掺杂区内形成第一牺牲层；形成第一牺牲层之后，在第二子区形成第一栅极结构；在第四子区上形成第二栅极结构；形成第一栅极结构和第二栅极结构之后，在第一子区内形成第二掺杂区，所述第二掺杂区的导电类型与所述第一掺杂区的导电类型相反，所述第二掺杂区位于所述第一掺杂区内，所述衬底表面暴露出所述第二掺杂区表面，所述第一牺牲层的深度大于或等于第二掺杂区的深度；形成第二掺杂区之后，在衬底上形成介质结构；在介质结构内形成第一开口和第二开口，所述第一开口暴露出所述第一牺牲层表面，所述第二开口暴露出第四子区表面；去除第一开口暴露出的第一牺牲层，在第一开口底部的第一子区内形成第三开口，去除第一开口暴露出的第一牺牲层的工艺对所述第一牺牲层的刻蚀速率大于对所述衬底表面的刻蚀速率；在第一开口内和第三开口内形成第一导电结构，所述第一导电结构电连接所述第一掺杂区和第二掺杂区；在第二开口内形成第二导电结构。

3、可选的，形成第一栅极结构和第二栅极结构之前，还包括：在第三子区内形成隔离结构。

4、可选的，所述隔离结构和第一牺牲层同时形成；所述隔离结构和第一牺牲层的材料相同。

5、可选的，在衬底上形成介质结构之前，还包括：在第二栅极结构两侧的第四子区内形成第三掺杂区；所述第二开口暴露出第三掺杂区表面，所述第二导电结构与所述第三掺杂区电连接。

6、可选的，所述第一牺牲层的材料与所述衬底的材料不同。

7、可选的，所述第一牺牲层的材料与所述介质结构的材料相同。

8、可选的，去除第一开口暴露出的第一牺牲层的工艺包括干法刻蚀工艺。

9、可选的，所述衬底包括相对的第一面和第二面，所述第一面暴露出所述第一掺杂区表面和第二掺杂区表面。

10、可选的，所述第一栅极结构位于第二子区内，所述第一子区位于所述第二子区两侧，所述衬底表面暴露出所述第一栅极结构表面，所述第一栅极结构贯穿所述第一掺杂区，所述第一栅极结构的深度大于所述第一掺杂区的深度；所述第二栅极结构位于所述介质结构内。

11、可选的，还包括：形成位于衬底第二面的第三导电结构。

12、可选的，所述第一栅极结构位于第二子区第一面表面，所述第一子区位于所述第一栅极结构一侧，所述第一栅极结构和第二栅极结构位于所述介质结构内；还包括：形成位于第二子区内的第四掺杂区，所述第四掺杂区的导电类型与所述第一掺杂区的导电类型相反；在第四掺杂区内形成第五掺杂区，所述第五掺杂区的导电类型与所述第四掺杂区的导电类型相同。

13、可选的，所述衬底还包括第三区，所述第三区包括第五子区和第六子区，所述第一子区和第二子区相邻，所述第五子区内具有第六掺杂区，所述第六子区内具有第七掺杂区，所述第六掺杂区和第七掺杂区相邻，且所述第六掺杂区和第七掺杂区的导电类型相反；还包括：在第五子区内形成第二牺牲层；在第六子区第一面表面形成第三栅极结构；形成第三栅极结构之后，在第五子区内形成第八掺杂区，所述第八掺杂区的导电类型与所述第六掺杂区的导电类型相反，所述第八掺杂区位于所述第六掺杂区内，所述衬底表面暴露出所述第八掺杂区表面，所述第一牺牲层的深度大于或等于第八掺杂区的深度；在第七掺杂区内形成第九掺杂区，所述第九掺杂区的导电类型与所述第八掺杂区的导电类型相同；在介质结构内形成第四开口，所述第四开口暴露出所述第二牺牲层表面；去除第四开口暴露出的第二牺牲层，在第四开口底部的第五子区内形成第五开口；在第四开口内和第五开口内形成第四导电结构，所述第四导电结构电连接所述第八掺杂区和第六掺杂区。

14、可选的，所述第一掺杂区的导电类型包括p型；所述第二掺杂区的导电类型包括n型。

15、可选的，所述第一开口和第二开口同时形成。

16、相应地，本发明技术方案还提供一种半导体结构，包括：衬底，所述衬底包括第一区和第二区，所述第一区包括第一子区和第二子区，所述第一子区和第二子区相邻，所述第二区包括第三子区和第四子区，所述第四子区位于第三子区之间，所述第一区内具有第一掺杂区，所述衬底表面暴露出第一掺杂区表面；位于第二子区的第一栅极结构；位于第四子区上的第二栅极结构；位于第一子区的第一掺杂区内的第二掺杂区，所述第二掺杂区的导电类型与所述第一掺杂区的导电类型相反，所述第二掺杂区位于所述第一掺杂区内，所述衬底表面暴露出所述第二掺杂区表面；位于衬底上的介质结构；位于介质结构内的第一开口和第二开口，所述第二开口暴露出第四子区表面，位于第一开口底部的第一子区内的第三开口，所述第三开口的深度大于或等于第二掺杂区的深度；位于第一开口内和第三开口内的第一导电结构，所述第一导电结构电连接所述第一掺杂区和第二掺杂区；位于第二开口内的第二导电结构。

17、可选的，还包括：位于第三子区内的隔离结构。

18、可选的，还包括：位于第二栅极结构两侧的第四子区内的第三掺杂区；所述第二开口暴露出第三掺杂区表面，所述第二导电结构与所述第三掺杂区电连接。

19、可选的，所述衬底包括相对的第一面和第二面，所述第一面暴露出所述第一掺杂区表面和第二掺杂区表面。

20、可选的，所述第一栅极结构位于第二子区内，所述第一子区位于所述第二子区两侧，所述衬底表面暴露出所述第一栅极结构表面，所述第一栅极结构贯穿所述第一掺杂区，所述第一栅极结构的深度大于所述第一掺杂区的深度；所述第二栅极结构位于所述介质结构内。

21、可选的，还包括：位于衬底第二面的第三导电结构。

22、可选的，所述第一栅极结构位于第二子区第一面表面，所述第一子区位于所述第一栅极结构一侧，所述第一栅极结构和第二栅极结构位于所述介质结构内；还包括：位于第二子区内的第四掺杂区，所述第四掺杂区的导电类型与所述第一掺杂区的导电类型相反；位于第四掺杂区内的第五掺杂区，所述第五掺杂区的导电类型与所述第四掺杂区的导电类型相同。

23、可选的，所述衬底还包括第三区，所述第三区包括第五子区和第六子区，所述第一子区和第二子区相邻，所述第五子区内具有第六掺杂区，所述第六子区内具有第七掺杂区，所述第六掺杂区和第七掺杂区相邻，且所述第六掺杂区和第七掺杂区的导电类型相反；还包括：位于第五子区内的第二牺牲层；位于第六子区第一面表面的第三栅极结构；位于第五子区内的成第八掺杂区，所述第八掺杂区的导电类型与所述第六掺杂区的导电类型相反，所述第八掺杂区位于所述第六掺杂区内，所述衬底表面暴露出所述第八掺杂区表面，所述第一牺牲层的深度大于或等于第八掺杂区的深度；位于第七掺杂区内的第九掺杂区，所述第九掺杂区的导电类型与所述第八掺杂区的导电类型相同；位于介质结构内的第四开口；位于第四开口底部的第五子区内的第五开口；位于第四开口内和第五开口内的第四导电结构，所述第四导电结构电连接所述第八掺杂区和第六掺杂区。

24、可选的，所述第一掺杂区的导电类型包括p型；所述第二掺杂区的导电类型包括n型。

25、与现有技术相比，本发明的技术方案具有以下有益效果：

26、本发明的技术方案的形成方法，通过在第一子区的第一掺杂区内形成第一牺牲层，所述第一牺牲层的深度大于或等于第二掺杂区的深度，再在介质结构内形成第一开口和第二开口，并去除第一开口暴露出的第一牺牲层。去除第一开口暴露出的第一牺牲层的工艺对所述第一牺牲层的刻蚀速率大于对所述衬底表面的刻蚀速率，因此去除第一开口暴露出的第一牺牲层的工艺能够选择性地刻蚀所述第一牺牲层，不会刻蚀到第二开口底部的第四子区，从而在第一开口内和第三开口内形成第一导电结构以电连接所述第一掺杂区和第二掺杂区的同时，在第二开口内形成的第二导电结构不会延伸到第四子区内，从而在第一区上形成半导体结构和在第二区上形成半导体结构的工艺能够整合在一起，同时又满足在第一区上和第二区上不同半导体结构的性能。

27、进一步，在第三子区内形成的隔离结构和第一牺牲层同时形成，所述第一牺牲层能够共用形成所述隔离结构的工艺，从而在第一区上形成半导体结构和在第二区上形成半导体结构的工艺能够进一步整合在一起，简化了工艺流程。

28、进一步，所述第一牺牲层的材料与所述介质结构的材料相同。因此在刻蚀介质结构形成第一开口和第二开口后，能够继续采用刻蚀介质结构的工艺对第一牺牲层进行刻蚀，能够简化工艺流程。

29、本发明的技术方案的半导体结构，所述第一区上的第一导电结构延伸到第一子区内电连接所述第一掺杂区和第二掺杂区，使得所述第一掺杂区和第二掺杂区短接，防止寄生的三极管异常开启的情况；同时第二区上的第二导电结构位于第四子区表面，满足在第一区上和第二区上不同半导体结构的性能。