微电子组件的制作方法

微电子组件
1.本技术是申请号为
201780095210.5
的
、
申请日为
2017
年
12
月
29
日的
、
名为“微电子组件”的中国专利申请的分案申请
。


背景技术：

2.集成电路管芯通常被耦合到封装衬底以实现机械稳定性并且有利于连接到其他部件，例如电路板
。
由常规衬底可实现的互连间距
(pitch)
受到制造
、
材料和热考虑因素等的约束
。
附图说明
3.通过以下具体实施方式，结合附图，将容易理解实施例
。
为了方便这种描述，类似的附图标记指示类似的结构元件
。
在附图的图中通过举例而非限制的方式示出了各实施例
。
4.图1是根据各实施例的示例微电子组件的侧视截面图
。
5.图2是根据各实施例，图1的微电子组件中包括的管芯的底视图
。
6.图
3-11
是根据各实施例的示例微电子组件的侧视截面图
。
7.图
12-16
是根据各实施例的微电子组件中多个管芯的示例布置的顶视图
。
8.图
17a-17f
是根据各实施例，用于制造图5的微电子组件的示例工艺中各个阶段的侧视截面图
。
9.图
18a-18b
是根据各实施例，用于制造图5的微电子组件的另一示例工艺中各个阶段的侧视截面图
。
10.图
19a-19h
是根据各实施例，用于制造图5的微电子组件的另一示例工艺中各个阶段的侧视截面图
。
11.图
20
是根据各实施例的示例微电子组件的侧视截面图
。
12.图
21a-21b
是根据各实施例，用于制造图
20
的微电子组件的示例工艺中各个阶段的侧视截面图
。
13.图
22-25
是根据各实施例，可以包括在微电子组件中的封装衬底的侧视截面图
。
14.图
26
是根据各实施例的封装衬底中凹槽的顶视图
。
15.图
27a-27e
是根据各实施例，用于制造图
22
的封装衬底的示例工艺中各个阶段的侧视截面图
。
16.图
28a-28b
是根据各实施例，可以包括在微电子组件中的封装衬底的侧视截面图
。
17.图
29a-29d
是根据各实施例，用于制造图
28
的封装衬底的示例工艺中各个阶段的侧视截面图
。
18.图
30
是根据各实施例的示例微电子组件的侧视截面图
。
19.图
31
是根据本文公开的任一实施例，可以包括在微电子组件中的晶圆和管芯的顶视图
。
20.图
32
是根据本文公开的任一实施例，可以包括在微电子组件中的集成电路
(ic)
器
件的侧视截面图
。
21.图
33
是根据本文公开的任一实施例
,
可以包括微电子组件的
ic
器件组件的侧视截面图
。
22.图
34
是根据本文公开的任一实施例
,
可以包括微电子组件的示例电器件的框图
。
具体实施方式
23.本文公开了微电子组件以及相关的器件和方法
。
例如，在一些实施例中，微电子组件可以包括封装衬底，该封装衬底包括具有第一表面和相对的第二表面的电介质材料
、
在第二表面的至少一部分上的第一光可限定
(photodefinable)
材料，以及在第一光可限定材料的至少一部分上的第二光可限定材料，其中第二光可限定材料具有与第一光可限定材料不同的材料成分
。
24.在多管芯集成电路
(ic)
封装中的两个或更多管芯之间传送大量的信号是有挑战性的，因为此类管芯的尺寸越来越小
、
热约束以及功率传输约束等
。
本文公开的实施例中的各实施例可以帮助相对于常规方式以更低成本
、
改进的功率效率
、
更高的带宽和
/
或更大的设计灵活度，来实现可靠地附着多个
ic
管芯
。
本文所公开的微电子组件中的各个微电子组件可以呈现出更好的功率输送和信号速度，同时相对于常规方法减小了封装的尺寸
。
本文所公开的微电子组件对于计算机
、
平板计算机
、
工业机器人和消费电子设备
(
例如，可穿戴设备
)
中的小型低外形
(low-profile)
应用尤其有利
。
25.在以下具体实施方式中将引用附图，附图形成其一部分，其中类似附图标记指示类似部分，并且在附图中以举例方式示出了可实施的实施例
。
应当理解，在不脱离本公开的范围的情况下，可以使用其他实施方案并且可以进行结构性或逻辑性变更
。
因此，以下详细描述不应以限制性意义理解
。
26.各种操作可以按照最有助于理解所主张主题的方式被描述为依次多个分立动作或操作
。
不过，描述次序不应被理解为暗示这些操作必然取决于次序
。
具体而言，可以不按照表达的次序执行这些操作
。
可以按照与所述实施例不同的次序执行所述操作
。
在额外的实施例中，各种额外操作可以被执行和
/
或所述操作可以被省略
。
27.出于本公开的目的，短语“a
和
/
或
b”表示
(a)、(b)
或
(a
和
b)。
出于本公开的目的，短语“a、b
和
/
或
c”表示
(a)、(b)、(c)、(a
和
b)、(a
和
c)、(b
和
c)
或
(a、b
和
c)。
附图未必成比例
。
尽管很多附图示出了具有平坦壁和直角拐角的直线结构，但这仅仅是为了容易例示，并且利用这些技术制造的实际器件将呈现出圆角
、
表面粗糙度和其他特征
。
28.该描述使用短语“在一实施例中”或“在实施例中”，均可以指相同或不同的实施例中的一项或多项
。
此外，结合本公开的实施例使用的术语“包括”、“具有”等是同义的
。
如本文所用，“封装”和“ic
封装”是同义的，如同“管芯”和“ic
管芯”。
本文可以使用术语“顶部”和“底部”以解释附图的各种特征，但这些术语只是为了论述容易并且不暗示期望或需要的取向
。
如本文所用，术语“绝缘”表示“电绝缘”，除非另作说明
。
29.当用于描述尺度的范围时，短语“在
x
和y之间”表示包括
x
和y的范围
。
为了方便起见，短语“图
17”可以用于表示图
17a-17f
的附图的集合，短语“图
18”可以用于表示图
18a-18b
的附图的集合等
。
尽管某些元件在本文中以单数指称，但这样的元件可以包括多个子元件
。
例如，“绝缘材料”可以包括一种或多种绝缘材料
。
如本文所用，“导电触点”可以指在不
同部件之间充当电界面的导电材料
(
例如，金属
)
的一部分；导电触点可以在部件表面中凹入，与表面平齐或延伸远离表面，并且可以采用任何适当形式
(
例如，导电焊盘或插座，或导电线或通孔的部分
)。
30.图1是根据各实施例的微电子组件
100
的侧视截面图
。
图1中将数个元件示为包括在微电子组件
100
中，但在微电子组件
100
中可以没有数个这些元件
。
例如，在各实施例中，可以不包括散热器
131、
热界面材料
129、
模塑
(mold)
材料
127、
管芯
114-3、
管芯
114-4、
第二级互连
137
和
/
或电路板
133。
此外，图1示出了从后续附图省略的数个元件，以便容易例示，但所述数个元件可以包括在本文所公开的微电子组件
100
的任何一个中
。
此类元件的示例包括散热器
131、
热界面材料
129、
模塑材料
127、
第二级互连
137
和
/
或电路板
133。
附图中的其他图中包括了图1的微电子组件
100
的很多元件；在论述这些附图时，不重复对这些元件的论述，并且这些元件中的任何元件可以采取本文所公开的任何形式
。
在一些实施例中，本文所公开的微电子组件
100
的各个组件可以充当包括具有不同功能的多个管芯
114
的系统级封装
(sip)。
在这样的实施例中，微电子组件
100
可以被称为
sip。
31.微电子组件
100
可以包括由管芯到封装衬底
(dtps)
互连
150-1
耦合到管芯
114-1
的封装衬底
102。
具体而言，封装衬底
102
的顶表面可以包括一组导电触点
146
，并且管芯
114-1
的底表面可以包括一组导电触点
122
；管芯
114-1
的底表面处的导电触点
122
可以通过
dtps
互连
150-1
来电耦合或机械耦合到封装衬底
102
的顶表面处的导电触点
146。
在图1的实施例中，封装衬底
102
的顶表面包括凹槽
108
，在所述凹槽
108
中至少部分地设置了管芯
114-1
；管芯
114-1
所耦合到的导电触点
146
位于凹槽
108
的底部
。
在其他实施例中，管芯
114-1
可以不设置在凹槽中
(
例如，如下文参考图
9-11
所描述的
)。
本文公开的任何导电触点
(
例如，导电触点
122、124、146、140
和
/
或
135)
都可以包括例如，键合焊盘
、
接线柱
(post)
或任何其他适当的导电触点，并且
dtps
互连
150
可以包括任何适当的第一级互连
。
封装衬底
102
可以包括其他或不同的特征
(
未示出
)
，例如内核
、
阻焊剂等
。
32.封装衬底
102
可以包括绝缘材料
(
例如，多层中形成的电介质材料，如本领域中已知的
)
和穿过电介质材料的一个或多个导电通路
(
例如，包括导电迹线和
/
或导电通孔，如图所示
)。
在一些实施例中，封装衬底
102
的绝缘材料可以是电介质材料，例如有机电介质材料
、4
级防火材料
(fr-4)、
双马来酰亚胺三嗪树脂
(bismaleimide triazine
，
bt)
树脂
、
聚酰亚胺材料
、
玻璃强化环氧基质材料
、
或低k和超低k电介质
(
例如，掺碳的电介质
、
掺氟的电介质
、
多孔电介质和有机聚合物电介质
)。
具体而言，当使用标准印刷电路板
(pcb)
工艺形成封装衬底
102
时，封装衬底
102
可以包括
fr-4
，并且封装衬底
102
中的导电通路可以由通过
fr-4
的构建层分隔的图案化铜片
(sheets of copper)
形成
。
封装衬底
102
中的导电通路可以酌情以内衬材料作为边界，例如粘附内衬和
/
或阻隔内衬
。
33.在一些实施例中，封装衬底
102
中导电通路中的一个或多个导电通路可以在封装衬底
102
的顶表面处的导电触点
146
和封装衬底
102
的底表面处的导电触点
140
之间延伸
。
在一些实施例中，封装衬底
102
中导电通路中的一个或多个导电通路可以在凹槽
108
的底部处的导电触点
146
和封装衬底
102
的底表面处的导电触点
140
之间延伸
。
在一些实施例中，封装衬底
102
中导电通路中的一个或多个导电通路可以在封装衬底
102
的顶表面处的不同导电触点
146
之间
(
例如，在凹槽
108
的底部处的导电触点
146
和封装衬底
102
的顶表面处的不同导电触点
146
之间
)
延伸
。
在一些实施例中，封装衬底
102
中的导电通路中的一个或多个导电
通路可以在封装衬底
102
的底表面处的不同导电触点
140
之间延伸
。
34.本文所公开的管芯
114
可以包括绝缘材料
(
例如，多层中形成的电介质材料，如本领域公知的
)
以及穿过绝缘材料形成的多个导电通路
。
在一些实施例中，管芯
114
的绝缘材料可以包括电介质材料，例如二氧化硅
、
氮化硅
、
氮氧化物
、
聚酰亚胺材料
、
玻璃强化环氧基质材料
、
或低k或超低k电介质
(
例如，掺碳电介质
、
掺氟电介质
、
多孔电介质
、
有机聚合物电介质
、
光可成像电介质和
/
或基于苯并环丁烯的聚合物
)。
在一些实施例中，管芯
114
的绝缘材料可以包括半导体材料，例如硅
、
锗
、
或
iii-v
族材料
(
例如，氮化镓
)
以及一种或多种附加材料
。
例如，绝缘材料可以包括氧化硅或氮化硅
。
管芯
114
中的导电通路可以包括导电迹线和
/
或导电通孔，并且可以通过任何适当方式连接管芯
114
中的任何导电触点
(
例如，连接管芯
114
的同一表面或不同表面上的多个导电触点
)。
下文参考图
32
论述可以在本文所公开的管芯
114
中包括的示例结构
。
管芯
114
中的导电通路可以酌情以内衬材料作为边界，例如粘附内衬和
/
或阻隔内衬
。
35.在一些实施例中，管芯
114-1
可以包括导电通路，以向
/
从在微电子组件
100
中包括的其他管芯
114
的一些管芯对功率
、
地
、
和
/
或信号进行路由
(route)。
例如，管芯
114-1
可以包括贯穿衬底通孔
(tsv
，包括导电材料通孔，例如金属通孔，通过阻隔氧化物与周围的硅或其他半导体材料隔离
)
或其他导电通路，通过它们可以在封装衬底
102
和管芯
114-1
的“顶部”的一个或多个管芯
114
之间传输功率
、
地和
/
或信号
(
例如，在图1的实施例中，管芯
114-2
和
/
或管芯
114-3)。
在一些实施例中，管芯
114-1
可以包括导电通路，以在管芯
114-1
的“顶部”的管芯
114
的不同管芯
(
例如，在图1的实施例中，管芯
114-2
和管芯
114-3)
之间对功率
、
地和
/
或信号进行路由
。
在一些实施例中，管芯
114-1
可以是在微电子组件
100
中包括的管芯
114-1
和其他管芯
114
之间传送的信号的源和
/
或目的地
。
36.在一些实施例中，管芯
114-1
可以不向管芯
114-2
对功率和
/
或地进行路由；相反，管芯
114-2
可以直接耦合到封装衬底
102
中的功率和
/
或地线
。
通过允许管芯
114-2
直接耦合到封装衬底
102
中的功率和
/
或地线，这样的功率和
/
或地线不需要通过管芯
114-1
路由，允许管芯
114-1
被做得更小或包括更多有源电路或信号通路
。
37.在一些实施例中，管芯
114-1
可以仅包括导电通路，并且可以不包含有源或无源电路
。
在其他实施例中，管芯
114-1
可以包括有源或无源电路
(
例如，晶体管
、
二极管
、
电阻器
、
电感器和电容器等
)。
在一些实施例中，管芯
114-1
可以包括一个或多个器件层，包括晶体管
(
例如，如下文参考图
32
所述
)。
在管芯
114-1
包括有源电路时，功率和
/
或地信号可以通过封装衬底
102
来路由，并且通过管芯
114-1
的底表面上的导电通路
122
来到达管芯
114-1。
38.尽管图1示出了封装
102
中特定数量和布置的导电通路和
/
或管芯
114
中的一个或多个管芯
114
，但这些仅仅是例示性的，并且可以使用任何适当数量和布置
。
本文所公开的导电通路
(
例如，导电迹线和
/
或导电通孔
)
可以由任何适当的导电材料形成，例如铜
、
银
、
镍
、
金
、
铝或其他金属或合金
。
39.在一些实施例中，封装衬底
102
可以是低密度介质，并且管芯
114-1
可以是高密度介质
。
如本文所用，术语“低密度”和“高密度”是相对术语，表示低密度介质中的导电通路
(
例如，包括导电线和导电通孔
)
比高密度介质中导电通路更大和
/
或具有更大的间距
。
在一些实施例中，高密度介质可以使用改进的半加性工艺或具有高级光刻的半加性构建工艺
(
具有通过高级激光或光刻工艺形成的小型垂直互连特征
)
来制造，而低密度介质可以是使
用标准
pcb
工艺
(
例如，标准减性工艺，使用蚀刻化学制剂来去除不希望的铜区域，并且具有通过标准激光工艺形成的粗糙垂直互连特征
)
制造的
pcb。
40.图1的微电子组件
100
还可以包括管芯
114-2。
管芯
114-2
可以通过
dtps
互连
150-2
来电耦合和机械耦合到封装衬底
102
，并且可以通过管芯到管芯
(dtd)
互连
130-1
来电耦合和机械耦合到管芯
114-1。
具体而言，封装衬底
102
的顶表面可以包括一组导电触点
146
，并且管芯
114-2
的底表面可以包括一组导电触点
122
；管芯
114-1
的底表面处的导电触点
122
可以通过
dtps
互连
150-2
来电耦合和机械耦合到封装衬底
102
的顶表面处的导电触点
146。
此外，管芯
114-1
的顶表面可以包括一组导电触点
124
，并且管芯
114-2
的底表面可以包括一组导电触点
124
；管芯
114-2
的底表面处的导电触点
124
可以通过
dtps
互连
130-1
来电耦合和机械耦合到管芯
114-1
的顶表面处的导电触点
124
中的一些导电触点
。
图2是图1的微电子组件
100
的管芯
114-2
的底视图，示出了“更粗糙”的导电触点
122
和“更精细”导电触点
124。
微电子组件
100
的管芯
114-2
因此可以是单侧管芯
(
因为管芯
114-2
仅在单个表面上具有导电触点
122/124)
，并且可以是混合间距管芯
(
因为管芯
114-2
具有含有不同间距的导电触点
122/124
的组
)。
尽管图2将导电触点
122
和导电触点
124
例示为均布置成矩形阵列，但不需要是这种情况，并且导电触点
122
和
124
可以布置成任何适当图案
(
例如，在导电触点
122
和
124
等之间的六边形
、
矩形不同布置
)。
在同一表面处具有
dtps
互连
150
和
dtd
互连
130
的管芯
114
可以称为混合间距管芯
114
；更一般地，在同一表面处具有不同间距的互连
130
的管芯
114
可以称为混合间距管芯
114。
41.管芯
114-2
可以在管芯
114-1
上方延伸一重叠距离
191。
在一些实施例中，重叠距离
191
可以在
0.5
毫米和5毫米之间
(
例如，在
0.75
毫米和2毫米之间，或者大约为1毫米
)。
42.图1的微电子组件
100
还可以包括管芯
114-3。
管芯
114-3
可以通过
dtd
互连
130-2
来电耦合和机械耦合到管芯
114-1。
具体地讲，管芯
114-3
的底表面可以包括一组导电触点
124
，该组导电触点
124
通过
dtd
互连
130-2
来电耦合和机械耦合到管芯
114-1
的顶表面处的导电触点
124
中的一些导电触点
124。
在图1的实施例中，管芯
114-3
可以是单侧单间距管芯；在其他实施例中，管芯
114-3
可以是双侧
(
或“多等级”或“全向”)
管芯，并且可以在管芯
114-3
的顶表面上设置附加部件
。
43.如上所述，在图1的实施例中，管芯
114-1
可以在微电子组件
100
的局部区域中提供高密度互连路由
。
在一些实施例中，管芯
114-1
的存在可以支持精细间距的半导体管芯
(
例如，管芯
114-2
和
114-3)
的直接芯片附着，精细间距的半导体管芯不能整体地直接附着到封装衬底
102。
具体而言，如上所述，管芯
114-1
可以支持在封装衬底
102
中不可实现的迹线宽度和间距
。
可穿戴和移动电子设备以及物联网
(lot)
应用的增长正驱动着电子系统尺寸的减小，但
pcb
制造工艺的限制以及在使用期间热膨胀的机械后果表明，具有精细互连间距的芯片不能直接装入
pcb。
本文所公开的微电子组件
100
的各实施例能够支持具有高密度互连的芯片和具有低密度互连的芯片而不牺牲性能或可制造性
。
44.图1的微电子组件
100
还可以包括管芯
114-4。
管芯
114-4
可以通过
dtps
互连
150-3
来电耦合和机械耦合到封装衬底
102。
具体地讲，管芯
114-4
的底表面可以包括一组导电触点
122
，该组导电触点
122
通过
dtps
互连
150-3
来电耦合和机械耦合到封装衬底
102
的顶表面处的导电触点
146
中的一些导电触点
146。
在图1的实施例中，管芯
114-4
可以是单侧单间距管芯；在其他实施例中，管芯
114-4
可以是双侧管芯，以及可以在管芯
114-4
的顶表面上设置
附加部件
。
可以在封装衬底
102
的顶表面或底表面上设置附加无源部件，例如表面安装的电阻器
、
电容器和
/
或电感器，或者将它们嵌入封装衬底
102
中
。
45.图1的微电子组件
100
还可以包括电路板
133。
封装衬底
102
可以通过封装衬底
102
底表面处的第二级互连
137
来耦合到电路板
133。
具体而言，封装衬底
102
可以包括封装衬底
102
的底表面处的导电触点
140
，并且电路板
133
可以包括电路板
133
的顶表面处的导电触点
135
；第二级互连
137
可以电耦合和机械耦合导电触点
135
和导电触点
140。
图1中示出的第二级互连
137
为焊球
(solder ball)(
例如，对于球栅
(ball grid)
阵列布置而言
)
，但可以使用任何适当的第二级互连
137(
例如，管脚栅
(pin grid)
阵列布置中的管脚或连接盘栅
(land grid)
阵列布置中的连接盘
)。
电路板
133
可以是例如主板，并且可以具有附着到电路板
133
上的其他部件
(
未示出
)。
电路板
133
可以包括导电通路和其他导电触点
(
未示出
)
，如本领域所知，用于通过电路板
133
路由功率
、
地和信号
。
在一些实施例中，第二级互连
137
可以不将封装衬底
102
耦合到电路板
133
，但可以替代地将封装衬底
102
耦合到另一
ic
封装
、
内插器或任何其他适当的部件
。
46.图1的微电子组件
100
还可以包括模塑材料
127。
模塑材料
127
可以围绕封装衬底
102
上的管芯
114
中的一个或多个管芯
114
延伸
。
在一些实施例中，模塑材料
127
可以在封装衬底
102
上的管芯
114
中的一个或多个管芯
114
上方延伸
。
在一些实施例中，模塑材料
127
可以围绕关联的
dtps
互连
150
，在管芯
114
中的一个或多个管芯
114
和封装衬底
102
之间延伸；在这样的实施例中，模塑材料
127
可以充当底填材料
。
在一些实施例中，模塑材料
127
可以围绕关联的
dtd
互连
130
，在管芯
114
中的不同管芯之间延伸；在这样的实施例中，模塑材料
127
可以充当底填材料
。
模塑材料
127
可以包括多种不同模塑材料
(
例如，底填材料和不同包覆
(overmold)
材料
)。
模塑材料
127
可以是绝缘材料，例如适当的环氧树脂材料
。
在一些实施例中，模塑材料
127
可以包括底填材料，即环氧树脂流剂，其在形成
dtps
互连
150-1
和
150-2
时辅助将管芯
114-1/114-2
焊接到封装衬底
102
，并且然后将
dtps
互连
150-1
和
150-2
聚合并包封
。
可以选择模塑材料
127
以具有一热膨胀系数
(cte)
，该
cte
可以缓解或最小化在管芯
114
和封装衬底
102
之间因为微电子组件
100
中的不均匀热膨胀而导致的应力
。
在一些实施例中，模塑材料
127
的
cte
可以具有在封装衬底
102
的
cte(
例如，封装衬底
102
的电介质材料的
cte)
和管芯
114
的
cte
中间的值
。
47.图1的微电子组件
100
还可以包括热界面材料
(tim)129。tim 129
可以包括聚合物或其他粘结剂中的导热材料
(
例如，金属颗粒
)。tim 129
可以是热界面材料膏或导热环氧树脂
(
在施加时可以是流体，并且在固化时可以硬化，如本领域所知的
)。tim 129
可以为由管芯
114
产生的热量提供路径，以容易流到散热器
131
，在散热器
131
处改热量可以扩散和
/
或消散
。
图1的微电子组件
100
的一些实施例可以包括跨越模塑材料
127
和管芯
114
的溅射的后侧金属化
(
未示出
)
；
tim 129(
例如，焊料
tim)
可以设置于该后侧金属化上
。
48.图1的微电子组件
100
还可以包括散热器
131。
散热器
131
可以用于从管芯
114
移除热
(
例如，使得热量可以更容易通过热沉或其他热管理装置来消散
)。
散热器
131
可以包括任何适当的导热材料
(
例如，金属
、
适当陶瓷等
)
，并且可以包括任何适当的特征
(
例如，鳍状物
)。
在一些实施例中，散热器
131
可以是集成散热器
。
49.本文所公开的
dtps
互连
150
可以采取任何适当形式
。
在一些实施例中，一组
dtps
互连
150
可以包括焊料
(
例如，受到热回流影响以形成
dtps
互连
150
的焊料凸块或焊球
)。
包括
焊料的
dtps
互连
150
可以包括任何适当的焊料材料，例如铅
/
锡
、
锡
/
铋
、
共晶锡
/
银
、
三元锡
/
银
/
铜
、
共晶锡
/
铜
、
锡
/
镍
/
铜
、
锡
/
铋
/
铜
、
锡
/
铟
/
铜
、
锡
/
锌
/
铟
/
铋或其他合金
。
在一些实施例中，一组
dtps
互连
150
可以包括各向异性导电材料，例如各向异性导电膜或各向异性导电膏
。
各向异性导电材料可以包括散布于非导电材料中的导电材料
。
在一些实施例中，各向异性导电材料可以包括嵌入粘结剂或热固性粘合剂膜
(
例如，热固性联苯型环氧树脂或丙烯酸类材料
)
中的微观导电颗粒
。
在一些实施例中，导电颗粒可以包括聚合物和
/
或一种或多种金属
(
例如，镍或金
)。
例如，导电颗粒可以包括涂覆镍的金或涂覆银的铜，它们继而被涂覆以聚合物
。
在另一个示例中，导电颗粒可以包括镍
。
在各向异性导电材料未压缩时，可能没有从材料一侧到另一侧的导电通路
。
不过，在各向异性导电材料受到充分压缩
(
例如，通过各向异性导电材料任一侧的导电触点
)
时，压缩区附近的导电材料可能彼此接触，以在压缩区域中形成从膜的一侧到另一侧的导电通路
。
50.本文所公开的
dtd
互连
130
可以采取任何适当形式
。dtd
互连
130
可以具有比微电子组件中的
dtps
互连
150
更精细的间距
。
在一些实施例中，一组
dtd
互连
130
的任一侧上的管芯
114
可以是未封装管芯，和
/
或
dtd
互连
130
可以包括通过焊料来附着到导电触点
124
的小导电凸块或柱
(
例如，铜凸块或柱
)。dtd
互连
130
可能具有过细的间距，无法直接耦合到封装衬底
102(
过细以致无法充当
dtps
互连
150)。
在一些实施例中，一组
dtd
互连
130
可以包括焊料
。
包括焊料的
dtd
互连
130
可以包括任何适当的焊料材料，例如上文所述的任何材料
。
在一些实施例中，一组
dtd
互连
130
可以包括各向异性导电材料，例如上述材料的任何材料
。
在一些实施例中，
dtd
互连
130
可以用作数据传输路线
(lane)
，而
dtps
互连
150
可以用于功率和地线等
。
51.在一些实施例中，微电子组件
100
中的一些或全部
dtd
互连
130
可以是金属到金属互连
(
例如，铜到铜互连或电镀互连
)。
在这样的实施例中，可以在不使用居间的焊料或各向异性导电材料的情况下，将
dtd
互连
130
的任一侧上的导电触点
124
键合在一起
(
例如，在高压和
/
或高温下
)。
在一些实施例中，
dtd
互连
130
的一侧可以包括金属柱
(
例如，铜柱
)
，并且
dtd
互连的另一侧可以包括陷入电介质中的金属触点
(
例如，铜触点
)。
在一些实施例中，可以在金属到金属互连中使用焊料薄帽
(thin cap)
以适应平面性，并且该焊料可以在处理期间变为金属间化合物
。
在一些利用混合键合的金属到金属互连中，在键合在一起的金属之间
(
例如，在用于提供关联的导电触点
124
的铜焊盘或柱之间
)
可以存在电介质材料
(
例如，氧化硅
、
氮化硅
、
碳化硅或有机层
)。
在一些实施例中，金属到金属互连
(
例如，铜到铜互连
)
可以包括贵金属
(
例如，金
)
或其氧化物导电的金属
(
例如，银
)。
在一些实施例中，金属到金属互连可以包括可以具有降低熔点的金属纳米结构
(
例如，纳米杆
)。
金属到金属互连能够可靠地传导比其他类型互连更高的电流；例如，在电流流动时，一些焊料互连可以形成易碎的金属间化合物，并且可以约束通过此类互连提供的最大电流以减轻机械故障
。
52.在一些实施例中，微电子组件
100
中的一些或全部
dtd
互连
130
可以是焊料互连，所述焊料互联包括具有比一些或全部
dtps
互连
150
中包括的焊料更高熔点的焊料
。
例如，微电子组件
100
中的
、
在形成
dtps
互连
150
之前形成
dtd
互连
130
时
(
例如，如下文参考图
17a-图
17f
所述
)
，基于焊料的
dtd
互连
130
可以使用更高温度的焊料
(
例如，熔点高于
200
摄氏度
)
，而
dtps
互连
150
可以使用更低温度的焊料
(
例如，熔点低于
200
摄氏度
)。
在一些实施例中，更高温度的焊料可以包括锡；锡和金；或锡
、
银和铜
(
例如，
96.5
％的锡
、3
％的银和
0.5
％的
铜
)。
在一些实施例中，低温焊料可以包括锡和铋
(
例如，共晶锡铋
)
或锡
、
银和铋
。
在一些实施例中，低温焊料可以包括铟
、
铟和锡
、
或镓
。
53.在本文所公开的微电子组件
100
中，一些或全部
dtps
互连
150
可以比一些或全部
dtd
互连
130
具有更大间距
。
由于一组
dtd
互连
130
的任一侧上不同管芯
114
中的材料的相似性大于一组
dtps
互连
150
任一侧上的在管芯
114
和封装衬底
102
之间的相似性，所以
dtd
互连
130
可以具有比
dtps
互连
150
更小的间距
。
具体而言，由于操作期间产生的热量
(
以及在各种制造操作期间施加的热量
)
，管芯
114
和封装衬底
102
的材料成分的差异可能导致管芯
114
和封装衬底
102
的差异性的膨胀和收缩
。
为了减轻由这种差异性的膨胀和收缩导致的损伤
(
例如，破裂
、
焊料搭桥等
)
，可以将
dtps
互连
150
形成得比
dtd
互连
130
更大并且相距更远，由于
dtd
互连的任一侧上的管芯
114
对的更大材料相似性，所述
dtd
互连可以经受更小热应力
。
在一些实施例中，本文所公开的
dtps
互连
150
可以具有在
80
微米和
300
微米之间的间距，而本文所公开的
dtd
互连
130
可以具有在7微米和
100
微米之间的间距
。
54.微电子组件
100
的元件可以具有任何适当尺度
。
仅利用表示尺度的附图标记来标记附图的子集，但这仅仅是为了例示清晰，并且本文所公开的微电子组件
100
的任何一者都可以具有有着本文所述尺度的部件
。
例如，在一些实施例中，封装衬底
102
的厚度
164
可以在
0.1
毫米和
1.4
毫米之间
(
例如，在
0.1
毫米和
0.35
毫米之间，在
0.25
毫米和
0.8
毫米之间，或者大约为1毫米
)。
在一些实施例中，凹槽
108
可以具有在
10
微米和
200
微米之间的深度
175(
例如，在
10
微米和
30
微米之间，在
30
微米和
100
微米之间，在
60
微米和
80
微米之间，或大约
75
微米
)。
在一些实施例中，深度
175
可以等于封装衬底
102
中特定数量的电介质材料层
。
例如，深度
175
可以大致等于在封装衬底
102
中的一层和五层电介质材料之间
(
例如，两层或三层电介质材料
)。
在一些实施例中，深度
175
可以等于或小于封装衬底
102
的顶表面上阻焊剂材料
(
未示出
)
的厚度
。
55.在一些实施例中，在管芯
114-1
的底表面和封装衬底
102
的近似顶表面
(
在凹槽
108
的底部处
)
之间的距离
179
可以小于在管芯
114-2
的底表面和封装衬底
102
的近似顶表面之间的距离
177。
在一些实施例中，距离
179
可以与距离
177
近似相同
。
在一些实施例中，在管芯
114-2
的底表面和封装衬底
102
的近似顶表面之间的距离
177
可以大于在管芯
114-2
的底表面和管芯
114-1
的近似顶表面之间的距离
193。
在一些实施例中，距离
177
可以小于或等于距离
193。
56.在一些实施例中，管芯
114-1
的顶表面可以延伸得高于封装衬底
102
的顶表面，如图1所示
。
在其他实施例中，管芯
114-1
的顶表面可以与封装衬底
102
的顶表面基本共面，或者可以凹陷得低于封装衬底
102
的顶表面
。
图3示出了前一实施例的示例
。
尽管各个附图例示了在封装衬底
102
中具有单个凹槽
108
的微电子组件
100
，但是
102
的厚度可以包括多个凹槽
108(
例如，具有相同或不同尺度，并且均具有设置于其中的管芯
114)
，或者没有凹槽
108。
下文参考图
7-8
论述先前实施例的示例，并且下文参考图
9-11
论述此后实施例的示例
。
在一些实施例中，凹槽
108
可以位于封装衬底
102
的底表面处
(
例如，接近导电触点
140)
，替代或补充
(in addition to)
封装衬底
102
的顶表面处的凹槽
108。
57.在图1的实施例中，示出了单个管芯
114-2“跨越”封装衬底
102
和管芯
114-1。
在本文所公开的微电子组件
100
的一些实施例中，多个管芯
114
可以跨越封装衬底
102
和另一个管芯
114。
例如，图4示出了实施例，其中：两个管芯
114-2
均具有设置于底表面处的导电触点
122
和导电触点
124
；管芯
114-2
的导电触点
122
经由
dtps
互连
150-2
来耦合到封装衬底
102
的顶表面处的导电触点
146
，并且管芯
114-2
的导电触点
124
经由
dtd
互连
130
耦合到管芯
114
的顶表面处的导电触点
124。
在一些实施例中，可以通过封装衬底
102
直接向图4的微电子组件
100
的管芯
114
提供功率和
/
或地信号，并且管芯
114-1
可以在管芯
114-2
之间路由信号等
。
58.在一些实施例中，管芯
114-1
可以布置为在多个其他管芯
114
之间的桥，并还可以具有设置于其上的附加管芯
114。
例如，图5示出了实施例，其中：两个管芯
114-2
均具有设置于底表面处的导电触点
122
和导电触点
124
；管芯
114-2
的导电触点
122
经由
dtps
互连
150-2
耦合到封装衬底
102
的顶表面处的导电触点
146
，并且管芯
114-2
的导电触点
124
经由
dtd
互连
130
耦合到管芯
114
的顶表面处的导电触点
124(
例如，如上文参考图4所述
)。
此外，管芯
114-3(
或多个管芯
114-3
，未示出
)
通过这些管芯
114
的相邻表面上的导电触点
124
和居间的
dtd
互连
130-2
来耦合到管芯
114-1(
例如，如上文参考图1所述
)。
59.如上所述，微电子组件
100
中任意适当数量的管芯
114
可以是双侧管芯
114。
例如，图6示出了与图1共享数个元件但包括双侧管芯
114-6
的微电子组件
100。
管芯
114-6
包括管芯
114-6
的底表面处的导电触点
122
和导电触点
124
；管芯
114-6
的底表面处的导电触点
122
经由
dtps
互连
150-2
耦合到封装衬底
102
的顶表面处的导电触点
146
，并且管芯
114-6
的底表面的导电触点
124
经由
dtd
互连
130-1
耦合到管芯
114-1
的顶表面处的导电触点
124。
管芯
114-6
还包括管芯
114-6
的顶表面处的导电触点
124
；这些导电触点
124
通过
dtd
互连
130-3
耦合到管芯
114-7
的底表面处的导电触点
124。
60.如上所述，封装衬底
102
可以包括一个或多个凹槽
108
，管芯
114
至少部分地设置于所述一个或多个凹槽
108
中
。
例如，图7示出了微电子组件
100
，其包括具有两个凹槽的封装衬底
102
：凹槽
108-1
和凹槽
108-2。
在图7的实施例中，凹槽
108-1
嵌套在凹槽
108-2
中，但在其他实施例中，多个凹槽
108
无需嵌套
。
在图7中，管芯
114-1
至少部分地设置于凹槽
108-1
中，并且管芯
114-6
和
114-3
至少部分地设置于凹槽
108-2
中
。
在图7的实施例中，像图6的实施例那样，管芯
114-6
包括管芯
114-6
的底表面处的导电触点
122
和导电触点
124
；管芯
114-6
的底表面处的导电触点
122
经由
dtps
互连
150-2
耦合到封装衬底
102
的顶表面处的导电触点
146
，并且管芯
114-6
的底表面处的导电触点
124
经由
dtd
互连
130-1
耦合到管芯
114-1
的顶表面处的导电触点
124。
管芯
114-6
还包括管芯
114-6
的顶表面处的导电触点
124
；这些导电触点
124
通过
dtd
互连
130-3
耦合到管芯
114-7
的底表面处的导电触点
124。
此外，图7的微电子组件
100
包括跨越封装衬底
102
和管芯
114-6
的管芯
114-8。
具体而言，管芯
114-8
包括管芯
114-8
的底表面处的导电触点
122
和导电触点
124
；管芯
114-8
的底表面处的导电触点
122
经由
dtps
互连
150-3
耦合到封装衬底
102
的顶表面处的导电触点
146
，并且管芯
114-8
的底表面处的导电触点
124
经由
dtd
互连
130-4
耦合到管芯
114-6
的顶表面处的导电触点
124。
61.在本文所公开的各种微电子组件
100
中，单个管芯
114
可以从“下方”(
例如，如上文参考图4和5所述
)
或从“上方”桥接到其他管芯
114。
例如，图8示出了类似于图7的微电子组件
100
的微电子组件
100
，但包括双侧管芯
114-9
和
114-10
，以及附加管芯
114-11。
管芯
114-9
包括管芯
114-9
的底表面处的导电触点
122
和导电触点
124
；管芯
114-9
的底表面处的导电触点
122
经由
dtps
互连
150-3
耦合到封装衬底
102
的顶表面处的导电触点
146
，并且管芯
114-9
的底表面处的导电触点
124
经由
dtd
互连
130-4
耦合到管芯
114-6
的顶表面处的导电触点
124。
管芯
114-6
包括管芯
114-6
的顶表面处的导电触点
124
；这些导电触点
124
通过
dtd
互连
130-3
耦合到管芯
114-10
的底表面处的导电触点
124。
另外，管芯
114-11
包括管芯
114-11
的底表面处的导电触点
124
；这些导电触点
124
的一些导电触点
124
通过
dtd
互连
130-6
耦合到管芯
114-9
的顶表面处的导电触点
124
，并且这些导电触点
124
中的一些导电触点
124
通过
dtd
互连
130-5
耦合到管芯
114-10
的顶表面处的导电触点
124。
管芯
114-11
因此可以桥接管芯
114-9
和
114-10。
62.如上所述，在一些实施例中，封装衬底
102
可以不包括任何凹槽
108。
例如，图9示出了具有管芯
114
和封装衬底
102
的实施例，管芯
114
和封装衬底
102
以上文参考图1所述的方式相互互连，但其中管芯
114-1
未设置于封装衬底
102
中的凹槽中
。
相反，管芯
114
设置于封装衬底
102
的顶表面的平面部分上方
。
本文公开的实施例的包括凹槽
108
的任何适当实施例都可以具有不包括凹槽
108
的对应实施例
。
例如，图
10
示出了具有管芯
114
和封装衬底
102
的微电子组件
100
，所述管芯
114
和封装衬底
102
以上文参考图4所述的方式相互互连，但其中管芯
114-1
未设置于封装衬底
102
中的凹槽中
。
63.任何附图中所示的管芯
114
的任何布置都可以是微电子组件
100
中重复图案的部分
。
例如，图
11
示出了微电子组件
100
的一部分，其中，重复像图
10
的微电子组件的布置，具有多个管芯
114-1
和多个管芯
114-2。
管芯
114-1
可以桥接相邻管芯
114-2。
更一般地，本文所公开的微电子组件
100
可以包括任何适当的管芯
114
的布置
。
图
12-16
是根据各实施例的各微电子组件
100
中多个管芯
114
的示例布置的顶视图
。
从图
12-16
中省略封装衬底
102
；这些布置中管芯
114
的一些或全部管芯
114
可以至少部分地设置于封装衬底
102
中的凹槽
108
中，或者可以不设置于封装衬底
102
的凹槽中
。
在图
12-16
的布置中，不同的管芯
114
可以包括任何适当的电路
。
例如，在一些实施例中，管芯
114a
可以是有源或无源管芯，并且管芯
114b
可以包括输入
/
输出电路
、
高带宽存储器和
/
或增强动态随机存取存储器
(edram)。
图
12-16
的阵列大致呈矩形，但管芯
114
可以定位于任何适当的布置中
(
例如，非矩形阵列，例如三角形阵列
、
六边形阵列等
)。
另外，尽管本文示出了具有矩形覆盖区
(footprint)
的管芯
114
，但管芯
114
可以具有任何期望的覆盖区
(
例如，三角形
、
六边形等
)
，并且这样的管芯
114
可以布置成任何期望阵列
(
例如，三角形
、
六边形等
)。
64.图
12
示出了管芯
114a
设置于多个不同管芯
114b
下方的布置
。
管芯
114a
可以通过本文参考管芯
114-1
所公开的任何方式连接到封装衬底
102(
未示出
)
，而管芯
114b
可以跨越封装衬底
102
和管芯
114a(
例如，通过本文参考管芯
114-2
所公开的任何方式
)。
图
12
还示出了设置于管芯
114a
上的管芯
114c(
例如，通过上文参考管芯
114-3
所公开的方式
)。
在图
12
中，管芯
114b“重叠”管芯
114a
的边缘和
/
或拐角，而管芯
114c
全部在管芯
114a
上方
。
将管芯
114b
至少部分地放置于管芯
114a
的拐角上方可以减小管芯
114a
中的路由拥塞，并且可以改善对管芯
114a
的利用
(
例如，在管芯
114a
和管芯
114b
之间需要的输入
/
输出数量不足够大到需要管芯
114a
的完整边缘的情况下
)。
在一些实施例中，管芯
114a
可以设置于封装衬底
102
中的凹槽
108
中
。
在一些实施例中，管芯
114a
可以设置于封装衬底
102
中的凹槽
108
中，并且管芯
114b
可以设置于封装衬底
102
中的一个或多个凹槽
108
中
。
在一些实施例中，管芯
114a
或
114b
都可以不设置于凹槽
108
中
。
65.图
13
示出了管芯
114a
设置于多个不同管芯
114b
下方的布置
。
管芯
114a
可以通过本文参考管芯
114-1
所公开的任何方式连接到封装衬底
102(
未示出
)
，而管芯
114b
可以跨越封装衬底
102
和管芯
114a(
例如，通过本文参考管芯
114-2
所公开的任何方式
)。
图
13
还示出了
设置于管芯
114a
上的管芯
114c(
例如，通过上文参考管芯
114-3
所公开的方式
)。
在图
13
中，管芯
114b“重叠”管芯
114a
的边缘，而管芯
114c
全部在管芯
114a
上方
。
在一些实施例中，管芯
114a
可以设置于封装衬底
102
中的凹槽
108
中
。
在一些实施例中，管芯
114a
可以设置于封装衬底
102
中的凹槽
108
中，并且管芯
114b
可以设置于封装衬底
102
中的一个或多个凹槽
108
中
。
在一些实施例中，管芯
114a
或
114b
都可以不设置于凹槽
108
中
。
在图
13
的实施例中，管芯
114b
和
114c
可以布置于矩形阵列的一部分中
。
在一些实施例中，两个管芯
114a
可以替代图
13
中所示的单个管芯
114a
，并且一个或多个管芯
114c
可以“桥接”两个管芯
114a(
例如，通过上文参考图
15
所述的方式
)。
66.图
14
示出了管芯
114a
设置于多个不同管芯
114b
下方的布置
。
管芯
114a
可以通过本文参考管芯
114-1
所公开的任何方式连接到封装衬底
102(
未示出
)
，而管芯
114b
可以跨越封装衬底
102
和管芯
114a(
例如，通过本文参考管芯
114-2
所公开的任何方式
)。
在图
14
中，管芯
114b“重叠”管芯
114a
的边缘和
/
或拐角
。
在一些实施例中，管芯
114a
可以设置于封装衬底
102
中的凹槽
108
中
。
在一些实施例中，管芯
114a
可以设置于封装衬底
102
中的凹槽
108
中，并且管芯
114b
可以设置于封装衬底
102
中的一个或多个凹槽
108
中
。
在一些实施例中，管芯
114a
或
114b
都可以不设置于凹槽
108
中
。
在图
14
的实施例中，管芯
114b
可以布置于矩形阵列的一部分中
。
67.图
15
示出了一种布置，其中多个管芯
114a
设置于多个不同管芯
11b
下方，使得每个管芯
114a
桥接两个或更多个水平或垂直相邻的管芯
114b。
管芯
114a
可以通过本文参考管芯
114-1
所公开的任何方式连接到封装衬底
102(
未示出
)
，而管芯
114b
可以跨越封装衬底
102
和管芯
114a(
例如，通过本文参考管芯
114-2
所公开的任何方式
)。
在图
12
中，管芯
114b“重叠”相邻管芯
114a
的边缘
。
在一些实施例中，管芯
114a
可以设置于封装衬底
102
中的一个或多个凹槽
108
中
。
在一些实施例中，管芯
114a
可以设置于封装衬底
102
中的一个或多个凹槽
108
中，并且管芯
114b
可以设置于封装衬底
102
中的一个或多个凹槽
108
中
。
在一些实施例中，管芯
114a
或
114b
都可以不设置于凹槽
108
中
。
在图
15
中，管芯
114a
和管芯
11b
可以布置成矩形阵列
。
68.图
16
示出了一种布置，其中多个管芯
114a
设置于多个不同管芯
11b
下方，使得每个管芯
114a
桥接四个对角相邻的管芯
114b。
管芯
114a
可以通过本文参考管芯
114-1
所公开的任何方式连接到封装衬底
102(
未示出
)
，而管芯
114b
可以跨越封装衬底
102
和管芯
114a(
例如，通过本文参考管芯
114-2
所公开的任何方式
)。
在图
12
中，管芯
114b“重叠”相邻管芯
114a
的拐角
。
在一些实施例中，管芯
114a
可以设置于封装衬底
102
中的一个或多个凹槽
108
中
。
在一些实施例中，管芯
114a
可以设置于封装衬底
102
中的一个或多个凹槽
108
中，并且管芯
114b
可以设置于封装衬底
102
中的一个或多个凹槽
108
中
。
在一些实施例中，管芯
114a
或
114b
都可以不设置于凹槽
108
中
。
在图
16
中，管芯
114a
和管芯
11b
可以布置成矩形阵列
。
69.可以使用任何适当的技术来制造本文所公开的微电子组件
。
例如，图
17a-17f
是根据各实施例，在用于制造图5的微电子组件
100
的示例工艺中的各个阶段的侧视截面图
。
尽管下面参考图
17a-17f(
以及用于表示制造工艺的任何其他附图
)
所述的操作是按照特定次序例示的，但可以通过任何适当次序执行这些操作
。
此外，尽管图
17a-17f(
和用于表示制造工艺的其他附图
)
中例示了特定组件，但下文参考图
17a-17f
所述的操作可以用于形成任何适当的组件
。
在一些实施例中，根据图
17a-17f
的工艺制造的微电子组件
100(
例如，图
1-11
的任何微电子组件
100)
可以具有作为焊料互连的
dtps
互连
150-1
以及作为非焊料互连
(
例如，金属到金属互连或各向异性导电材料互连
)
的
dtd
互连
130-1
和
130-2。
在图
17a-17f
的实施例中，管芯
114
可以首先被组装成“复合管芯”，并且然后可以将复合管芯耦合到封装衬底
102。
这种方法可以允许形成
dtd
互连
130
时更严格的公差
(tolerance)
，并可能对于相对较小的管芯
114
是尤其需要的
。
70.图
17a
示出了包括载体
202
的组件
300
，所述载体
202
上设置了管芯
114-2
和
114-3。
管芯
114-2
和
114-3
在载体
202
上“上下倒置”，因为管芯
114
的导电触点
122
和
124
背对载体
202
，并且管芯
114-3
的导电触点
124
背对载体
202。
可以使用任何适当技术，例如可移除粘合剂，将管芯
114-2
和
114-3
固定到载体
。
载体
202
可以包括任何适当材料，用于在后续制造操作期间提供机械稳定性
。
71.图
17b
示出了将管芯
114-1
耦合到管芯
114-2
和
114-3
之后的组件
302。
具体而言，管芯
114-1
在组件
302
中可以“上下倒置”地布置，使得管芯
114-1
的导电触点
124
可以
(
经由
dtd
互连
130-1)
耦合到管芯
114-2
的导电触点
124
并且
(
经由
dtd
互连
130-2)
耦合到管芯
114-3
的导电触点
124。
可以使用任何适当的技术来形成组件
302
的
dtd
互连
130
，例如金属到金属附着技术
、
焊接技术或各向异性导电材料技术
。
72.图
17c
示出了包括封装衬底
203
的组件
304。
封装衬底
203
可以在结构上类似于图5的封装衬底
102
，但可以不包括封装衬底
102
的凹槽
108。
在一些实施例中，可以使用标准
pcb
制造工艺来制造封装衬底
203
，并且因此封装衬底
203
可以采取
pcb
的形式，如上所述
。
在一些实施例中，封装衬底
203
可以是通过以下操作形成于面板载体
(
未示出
)
上的一组重新分布层：在电介质材料上层压
(laminate)
或旋涂
、
并且通过激光钻孔和电镀生成导电通孔和线
。
可以使用本领域已知的用于制造封装衬底
203
的任何方法，并且为了简洁起见，本文将不再更详细地论述这样的方法
。
73.图
17d
示出了在封装衬底
203(
图
17c)
中形成凹槽
108
以形成封装衬底
102
之后的组件
306。
凹槽
108
可以具有底表面，在所述底表面处暴露出导电触点
146。
可以使用任何适当的技术来形成凹槽
108。
例如，在一些实施例中，可以在封装衬底
203(
未示出
)
中将凹槽
108
向下激光钻孔到平面金属停止件；在到达金属停止件时，可以去除金属停止件以暴露凹槽
108
的底部处的导电触点
146。
在一些实施例中，可以通过机械钻孔来形成凹槽
108。
74.图
17e
示出了在“翻转”组件
302(
图
17b)
并且使管芯
114-1
和
114-2
与封装衬底
102(
图
17d)
对准，使得管芯
114-1
和
114-2
上的导电触点
122
与封装衬底
102
的顶表面上的
、
所述导电触点
122
的相应导电触点
146
对准之后的组件
308。
75.图
17f
示出了在组件
308(
图
17e)
的管芯
114-1/114-2
和封装衬底
102
之间形成
dtps
互连
150
，然后去除载体之后的组件
310。dtps
互连
150
可以采取本文所公开的任何形式
(
例如，焊料互连或各向异性导电材料互连
)
，并且可以使用任何适当的技术来形成
dtps
互连
150(
例如，质量回流
(mass reflow)
工艺或热压键合工艺
)。
组件
310
可以采取图5的微电子组件
100
的形式
。
可以酌情执行其他操作
(
例如，提供模塑材料
127
，提供
tim 129
，提供散热器
131
，向封装衬底
102
附着附加管芯
114
等
)。
76.图
18a-18b
是根据各实施例，用于制造图5的微电子组件
100
的另一示例工艺中各个阶段的侧视截面图
。
在一些实施例中，根据图
18a-18b
的工艺制造的微电子组件
100(
例如，图
1-11
的任何微电子组件
100)
可以具有作为焊料互连的
dtps
互连
150-1
以及也作为焊
料互连的
dtd
互连
130-1
和
130-2。
在图
18a-18b
的实施例中，管芯
114-1
可以耦合到封装衬底
102
，并且然后可以附着剩余管芯
114。
这种方法可以适应封装衬底
102
的公差和翘曲，并且可能对于较大的管芯
114
是尤其需要的
。
图
17a-17f
的工艺可以有利地与非焊料
dtd
互连
130
更兼容，而图
18a-18b
的工艺可以有利地涉及更简单地处理管芯
114。
77.图
18a
示出了将管芯
114-1
耦合到封装衬底
102
之后的组件
312。
具体而言，管芯
114-1
可以定位于凹槽
108
中，并且管芯
114-1
的底表面处的导电触点
122
可以通过
dtps
互连
150-1
耦合到封装衬底
102
的顶表面处的导电触点
146。dtps
互连
150-1
可以采取本文公开的任何实施例的形式，例如焊料互连或各向异性导电材料互连
。
可以根据上文参考图
17c-17d
所述的任何技术形成封装衬底
102。
78.图
18b
示出了将管芯
114-2
和
114-3
耦合到组件
312(
图
18a)
之后的组件
314。
具体而言，管芯
114-1
的导电触点
124
可以
(
经由
dtd
互连
130-1)
耦合到管芯
114-2
的导电触点
124
并且
(
经由
dtd
互连
130-2)
耦合到管芯
114-3
的导电触点
124。
此外，管芯
114-2
的导电触点
122
可以经由
dtps
互连
150-2
耦合到封装衬底
102
的顶表面处的导电触点
146。
可以使用任何适当的技术形成组件
314
的
dtd
互连
130-1
和
130-2
以及
dtps
互连
150-2
，例如焊接技术或各向异性导电材料技术
。
例如，
dtps
互连
150-2
和
dtd
互连
130-1/130-2
可以是焊料互连
。
组件
314
可以采取图5的微电子组件
100
的形式
。
可以酌情执行其他操作
(
例如，提供模塑材料
127
，提供
tim 129
，提供散热器
131
，向封装衬底
102
附着附加管芯
114
等
)。
79.图
19a-19h
是根据各实施例，在用于制造图5的微电子组件
100
的另一示例工艺中的各个阶段的侧视截面图
。
在一些实施例中，根据图图
19a-19h
的工艺制造的微电子组件
100(
例如，图
1-11
的任何微电子组件
100)
可以具有作为非焊料互连
(
例如，各向异性导电材料互连
)
的
dtps
互连
150-1
以及作为焊料互连的
dtd
互连
130-1
和
130-2。
80.图
19a
示出了包括载体
202
上的封装衬底部分
113
的组件
315。
封装衬底部分
113
可以是封装衬底
102
的“顶部”部分，如下文所述，并且可以包括封装衬底部分
113
背对载体
202
的表面处的导电触点
146。
载体
202
可以采取本文所公开的任何形式
。
可以使用任何适当技术，例如重新分布层技术，在载体
202
上形成封装衬底部分
113。
81.图
19b
示出了在组件
315(
图
19a)
的封装衬底部分
113
中形成腔体
111
之后的组件
316。
可以使用上文参考例如图
17d
的凹槽
108
所述的任何技术来形成腔体
111。
如下文更详细所述，腔体
111
可以对应于凹槽
108。
82.图
19c
示出了在组件
316(
图
19b)
的腔体
111
中定位管芯
114-1
之后的组件
318。
可以将管芯
114-1
定位于腔体
111
中，使得导电触点
122
面对载体
202
，并且导电触点
124
背对载体
202。
在一些实施例中，可以使用拾取放置
(pick-and-place)
机器来在载体
202
上的腔体
111
中定位管芯
114-1。
83.图
19d
示出了将管芯
114-2
和
114-3
耦合到组件
318(
图
19c)
并且在管芯
114
周围提供模塑材料
127
之后的组件
320。
具体而言，管芯
114-1
的导电触点
124
可以
(
经由
dtd
互连
130-1)
耦合到管芯
114-2
的导电触点
124
并且
(
经由
dtd
互连
130-2)
耦合到管芯
114-3
的导电触点
124。
此外，管芯
114-2
的导电触点
122
可以经由
dtps
互连
150-2
耦合到封装衬底
102
的顶表面处的导电触点
146。
可以使用任何适当的技术形成组件
314
的
dtd
互连
130-1
和
130-2
以及
dtps
互连
150-2
，例如焊接技术或各向异性导电材料技术
。
例如，
dtps
互连
150-2
和
dtd
互连
130-1/130-2
可以是焊料互连
。
模塑材料
127
可以采取本文所公开的任何形式，并且可以
为更多制造操作提供机械支撑
。
84.图
19e
示出了在将另一载体
204
附着到组件
320(
图
19d)
的顶表面之后的组件
321。
载体
204
可以采取本文所公开的载体
202
的任何实施例的形式
。
85.图
19f
示出了在从组件
321(
图
19e)
中去除载体
202
并且翻转所得结果，以暴露出封装衬底部分
113
和管芯
114-1
的导电触点
122
之后的组件
322。
86.图
19g
示出了在组件
322(
图
19f)
的封装衬底部分
113
上形成附加封装衬底部分
115
以形成封装衬底
102
之后的组件
324。
可以使用任何适当的技术形成封装衬底部分
113
，包括上文参考图
19a
所述的任何技术，无凸块构建层技术
、
基于载体的面板级无芯
(coreless)
封装衬底制造技术
、
或嵌入式面板级键合技术
。
在一些实施例中，形成封装衬底部分
115
可以包括利用金属或其他导电材料来电镀管芯
114-1
的导电触点
122
，作为形成封装衬底
102
的临近导电触点
146
的部分；接下来，在管芯
114-1
和封装衬底
102
之间的
dtps
互连
150-1
可以是电镀互连
。
87.图
19h
示出了从组件
324(
图
19g)
中去除载体
204
并且翻转所得结果之后的组件
325。
组件
325
可以采取图5的微电子组件
100
的形式
。
可以酌情执行其他操作
(
例如，提供
tim 129
，提供散热器
131
，向封装衬底
102
附着附加管芯
114
等
)。
88.在上文参考图
1-11
所述的微电子组件
100
中，将管芯
114-1
直接耦合到至少一个管芯
114-2
，而没有封装衬底
102
的任何居间的部分
。
在本文公开的微电子组件
100
的其他实施例中，封装衬底
102
的一部分可以设置于嵌入的管芯
114-1
和管芯
114-2
之间
。
图
20-22
是根据各实施例，包括此类特征的示例微电子组件
100
的侧视截面图
。
具体而言，图
20-22
示出了类似于图1所示布置的管芯
114-1、114-2、114-3
和
114-4
的布置，但还包括在管芯
114-1
的顶表面和封装衬底
102
的顶表面之间的封装衬底部分
148。
管芯
114-2、114-3
和
114-4
可以全部耦合到该封装衬底部分
148。
例如，管芯
114-1
可以包括管芯
114-1
的底表面处的导电触点
122
，所述导电触点
122
经由
dtps
互连
150-1
耦合到封装衬底
102
的导电触点
146
，并且管芯
114-1
可以包括管芯
114-1
的顶表面处的导电触点
122
，所述导电触点
122
经由
dtps
互连
150-4
耦合到
(
封装衬底部分
148
中的
)
封装衬底
102
的导电触点
146。
89.在一些实施例中，封装衬底部分
148
可以包括具有更高导电通路密度的一个或多个区域
149(
例如，管芯
114-2
的覆盖区与管芯
114-1
的覆盖区在其中重叠
、
并且封装衬底部分
148
包括在管芯
114-2
和管芯
114-1
之间的导电通路的区域，或者管芯
114-3
的覆盖区与管芯
114-1
的覆盖区在其中重叠
、
并且封装衬底部分
148
包括在管芯
114-3
和管芯
114-1
之间的导电通路的区域
)。
因此，管芯
114-2
可以是包括大间距导电触点
122a
和小间距导电触点
122b
的混合间距管芯；大间距导电触点
122a
可以
(
通过
dtps
互连
150-2
中的一些
dtps
互连
)
耦合到封装衬底
102
的顶表面上的导电触点
146(
所述导电触点
146
自身通过封装衬底
102
的主体
(bulk)
耦合到导电通路
)
，并且小间距导电触点
122b
可以
(
通过
dtps
互连
150-2
中的一些
dtps
互连
)
耦合到封装衬底
102
的顶表面上的导电触点
146(
所述导电触点
146
自身通过封装衬底部分
148
耦合到导电通路并且耦合到管芯
114-1)。
类似地，管芯
114-3
的底表面处的导电触点
122(
其可以经由
dtps
互连
150-5
耦合到穿过封装衬底部分
148
到达管芯
114-1
的密集导电通路
)
的间距可以小于管芯
114-4
的底表面处的导电触点
122(
其可以经由
dtps
互连
150-3
耦合到穿过封装衬底
102
的较不密集导电通路
)
的间距
。
封装衬底
102
还可以包括与管芯
114-1
相邻的部分
151
以及管芯
114-1
下方的部分
153。
90.包括嵌入式管芯
114
的微电子组件
100
可以包括任何适当的管芯
114
的布置
。
例如，可以实施图
12-16
中所示的任何布置，其中管芯
114a
嵌入封装衬底中，管芯
114a
和
114b
嵌入封装衬底
102
中，或者管芯
114a、114b
和
114c
嵌入封装衬底
102
中
。
此外，根据图
20-22
的任何实施例，可以实施图
1-11
中所示的任何布置，其中管芯
114-1(
以及任选地，管芯
114
中的更多管芯
)
嵌入封装衬底
102
中
。
91.可以使用任何适当的技术来制造具有嵌入式管芯
114-1
的微电子组件
100(
例如，在管芯
114-1
和管芯
114-2
之间具有封装衬底部分
148)。
例如，图
21a-21b
是根据各实施例，用于制造图
20
的微电子组件
100
的示例工艺中各个阶段的侧视截面图
。
在一些实施例中，根据图
21a-21b
的工艺制造的微电子组件
100
可以具有作为焊料互连的
dtps
互连
150-1
以及作为非焊料互连
(
例如，电镀互连
)
的
dtps
互连
150-4。
92.图
21a
示出了在组件
312(
图
18a)
上形成封装衬底部分
148
之后的组件
326。
可以使用任何适当的技术来形成封装衬底部分
148
，例如上文参考形成图
19g
的封装衬底部分
115
所述的任何技术
。
在一些实施例中，形成封装衬底部分
148
可以包括利用金属或其他导电材料电镀管芯
114-1
的导电触点
122
，作为形成封装衬底
102
的临近导电触点
146
的部分；接下来，在管芯
114-4
和封装衬底部分
148
之间的
dtps
互连
150-4
可以是电镀互连
。
93.图
21b
示出了将管芯
114-2、114-3
和
114-4
附着到组件
326(
图
21a)
之后的组件
328。
可以使用任何适当的技术形成在管芯
114-2、114-3
和
114-4
和封装衬底
102
之间的
dtps
互连
150
，例如焊接技术或各向异性导电材料技术
。
94.如上所述，这样微电子组件
100
可以包括其中具有一个或多个凹槽
108
的封装衬底
102(
例如，如上文参考图
1、
图3和图
4-8
所述
)。
此外，本文所公开的微电子组件中的一些微电子组件可以包括封装衬底
102
，所述封装衬底
102
具有形成于其中的凹槽作为其制造工艺的部分
(
例如，如上文根据图
21
所示的技术来制造参考图
20
的微电子组件
100
所述
)。
如上文进一步所述，在一些实施例中，凹槽
108
可以具有等于或小于封装衬底
102
的顶表面上的阻焊剂材料
(
未示出
)
的厚度的深度
175。
95.更一般地，本文所公开的任何微电子组件
100
可以包括封装衬底
102
的顶表面处的光可限定材料或阻焊剂材料，其中可以限定一个或多个凹槽
108(
例如，上文参考图
1、
图3和图
4-8
所述的任何微电子组件
100)。
此外，制造工艺包括在封装衬底
102
中形成凹槽
(
例如，如上文参考图
21a
所述
)
的任何微电子组件
100
可以包括在光可限定材料或阻焊剂材料中形成凹槽，如本文所公开的
。
96.图
22-25
是根据各实施例，可以包括在微电子组件
100
中的封装衬底
102
的侧视截面图
。
具体而言，图
22-25
中所示的封装衬底
102
包括一种或多种光可限定材料
138。
如本文所用，“光可限定材料”是指包括光催化组分的材料，在暴露于适当照明时，所述光催化组分会交联
(cross-link)
或使材料可溶解
。
一些光可限定材料
138
可以具有负性
(negative tone)(
即，曝光导致材料以在显影
(development)
期间阻抗蚀刻的方式固化
)
，并且其他光可限定材料
138
可以具有正性
(positive tone)(
即，曝光导致材料以在显影期间增强蚀刻的方式固化
)。
一些光可限定材料
138
可以是阻焊剂材料；此类材料可以在回流工艺期间接触焊料
(
例如，在形成
dtps
互连
150
时
)。
在一些实施例中，作为阻焊剂的光可限定材料
138
可以包括钡和硫
(
例如，以硫酸钡的形式
)。
在一些实施例中，作为阻焊剂的光可限定材料
138
可以包括
70
重量％到
90
重量％的量的硅石
(silica)
填料
。
一些光可限定材料可以是光可成
像
(photoimageable)
电介质材料，例如包括光催化组分的环氧化物
。
在一些实施例中，作为光可成像电介质的光可限定材料
138
可以包括
20
重量％到
30
重量％的量的硅石填料
。
一些光可限定材料可以是构建材料，例如构建膜
。
在一些实施例中，作为构建材料的光可限定材料
138
可以包括
70
重量％到
80
重量％的量的硅石填料
。
可以酌情使用其他光可限定材料
138。
97.图
22
的封装衬底
102
包括电介质材料
139、
设置于电介质材料
139
上的第一光可限定材料
138-1
以及设置于第一光可限定材料
138-1
上的第二光可限定材料
138-2。
凹槽
108
通过由第二光可限定材料
138-2
提供的侧壁
142
限定
。
凹槽
108
的底部处的导电触点
146-1
设置于电介质材料
139
的顶表面处，并且
dtps
互连
150-1(
图
22
中示为焊料
)
通过第一光可限定材料
138-1
中的开口与导电触点
146-1
接触
。
凹槽
108
外部的导电触点
146-2
设置于电介质材料
139
的顶表面，并且
dtps
互连
150-2(
图
22
中示为焊料
)
通过第一光可限定材料
138-1
和第二光可限定材料
138-2
中的开口来与导电触点
146-2
接触
。
在一些实施例中，电介质材料
139
可以是构建膜
(
例如，具有硅石填料的环氧化物基质
)
或上文参考封装衬底
102
的绝缘材料所述的任何材料
。
98.第一光可限定材料
138-1
和第二光可限定材料
138-2
可以具有不同的材料成分
。
在一些实施例中，第一光可限定材料
138-1
和第二光可限定材料
138-2
可以具有不同的剂量敏感度
(
即，需要不同的照明能量来将材料图案化
)。
在一些实施例中，第一光可限定材料
138-1
和第二光可限定材料
138-2
可以对不同波长的电磁能量敏感
(
例如，可固化或可溶解
)。
例如，第一光可限定材料
138-1(
第二光可限定材料
138-2)
可以对i线光
(
例如，波长为
365
纳米
)
敏感，以及第二光可限定材料
138-2(
第一光可限定材料
138-1)
可以对h线光
(
例如，波长为
405
纳米
)
敏感
。
在一些实施例中，第二光可限定材料
138-2
可以对具有低于第一第一光可限定材料
138-1
的光子能量的照明敏感
。
99.在一些实施例中，第一光可限定材料
138-1(
第二光可限定材料
138-2)
可以具有负性，而第二光可限定材料
138-2(
第一光可限定材料
138-1)
可以具有正性
。
在一些实施例中，第一光可限定材料
138-1
和第二光可限定材料
138-2
可以具有同性
(
例如，都是正的，或都是负的
)。
在一些实施例中，第一光可限定材料
138-1
和第二光可限定材料
138-2
可以是阻焊剂材料
。
在一些实施例中，第一光可限定材料
138-1
和第二光可限定材料
138-2
可以是光可成像电介质
。
在一些实施例中，第一光可限定材料
138-1
可以是阻焊剂材料，并且第二光可限定材料
138-2
可以是光可成像电介质
。
在一些实施例中，第二光可限定材料
138-2
可以包括填充部分
(fraction)
处的填料
(
例如，硅石
)
，所述填充部分大于第一光可限定材料
138-1
的填充部分；相对于第二光可限定材料
138-2
的填充部分高
(
并且第二光可限定材料
138-2
厚
)
的实施例，这样可以改善第一光可限定材料
138-1
中形成的开口的分辨率
(resolution)。
100.封装衬底
102
的尺度可以采取任何值
。
在一些实施例中，第二光可限定材料
138-2
的厚度
141-2
可以大于第一光可限定材料
138-1
的厚度
141-1。
在一些实施例中，厚度
141-1
可以在
10
微米和
75
微米之间
(
例如，在
10
微米和
50
微米之间
)。
在一些实施例中，第二光可限定材料
138-2
的厚度
141-2(
并且因此凹槽
108
的深度
175)
可以在
20
微米和
200
微米之间
。
如上所述，在一些实施例中，凹槽
108
的底部处的导电触点
146-1
的间距可以大于凹槽
108
的外部的导电触点
146-2
的间距
。
例如，在一些实施例中，导电触点
146-1
的间距可以在
20
微米和
80
微米之间，并且导电触点
146-2
的间距可以在
80
微米和
200
微米之间
。
导电触点
146-1
的其
他尺度可以与导电触点
146-2
的类似尺度
(
例如，导电触点
146
的直径等
)
不同
。
101.在图
22
的实施例中，凹槽
108
的侧壁
142
被示为垂直于下方电介质材料
139
的顶表面
。
在其他实施例中，侧壁
142
的角度可以偏离垂直
。
例如，图
23
示出了封装衬底
102
的实施例，其中：侧壁
142
被底切
(undercut)
，提供了通往凹槽
108
的锥形，所述锥形在最接近电介质材料
139
处最宽，并且在朝向凹槽
108
顶部变窄
。
通过常规的激光钻孔或路由技术不能实现底切侧壁
142。
在另一个示例中，图
24
示出了封装衬底
102
的实施例，其中：侧壁
142
被上切
(overcut)
，提供了通往凹槽
108
的锥形，所述锥形在最接近电介质材料
139
处最窄，并且在朝向凹槽
108
的顶部变宽
。
102.在图
22-24
的实施例中，光可限定材料
138-1
和
138-2
中的开口被示为完全利用焊料填充
(
提供
dtps
互连
150)。
并非需要这样
。
例如，图
25
示出了封装衬底
102
的实施例，其中：导电触点
146
的材料
(
或其他导电材料，例如金属
)
延伸穿过光可限定材料
138-1
和
138-2
中的开口，并且焊料的球或凸块定位于这些“延伸的”导电触点
146
上以提供
dtps
互连
150。
103.尽管在图
22-25
的实施例中例示了两种不同的光可限定材料
138
，但可以在电介质材料
139
的顶部上“堆叠”多于2种不同的光可限定材料
138
并且可以在其中形成多级凹槽
108。
例如，图7和8中例示的“嵌套”凹槽
108
可以形成于光可限定材料堆叠体中，该堆叠体包括可以选择性图案化的四个不同层的光可限定材料
(
例如，根据下文参考图
27
所述的技术
)。
104.形成于光可限定材料
138
中的凹槽
108
可以实现比通过其他工艺
(
例如，路由或激光钻孔
)
形成的凹槽更牢固
(tighter)
的拐角
。
例如，图
26
是根据各实施例，封装衬底
102
中的光可限定材料
138-2
中的凹槽
108
的顶视图
。
尽管图
26
中所示的凹槽
108
具有基本正方形的覆盖区，但这仅仅是例示性的，并且凹槽
108
可以具有任何期望的覆盖区
(
例如，三角形
、
矩形
、
多边形等
)。
在一些实施例中，凹槽
108
的顶视图可以具有小于
10
微米的圆半径的拐角
143。
105.图
27a-27e
是根据各实施例，用于制造图
22
的封装衬底
102
的示例工艺中各个阶段的侧视截面图
。
如下所述，可以通过调节制造条件来将凹槽
108
的锥形选择为垂直
(
例如，如图
22
所示
)
，底切
(
例如，如图
23
所示
)
或上切
(
例如，如图
24
所示
)。
可以重复
、
延伸或调节图
27
中所示的工艺以形成本文所公开的封装衬底
102
的任何适当封装衬底
。
106.图
27a
示出了组件
330
，该组件
330
包括：具有设置于其顶表面处的导电触点
146-1
和
146-2(
以及设置于其底表面处的导电触点
140
，如上所述
)
的电介质材料
139、
电介质材料
139
和导电触点
146
上的一层第一光可限定材料
138-1
，以及第一光可限定材料
138-1
上的一层第二光可限定材料
138-2。
在一些实施例中，可以通过层压
、
旋涂或另一种适当的技术，在电介质材料
139/
导电触点
146
的顶表面上沉积组件
330
的第一光可限定材料
138-1
和
/
或第二光可限定材料
138-2。
107.图
27b
示出了将组件
330(
图
27a)
暴露于图案化的照明源以导致光可限定材料
138
根据照明的图案来选择性交联，并且然后提供显影溶液以选择性去除光可限定材料
138
的部分，留下暴露导电触点
146
的开口
165
之后的组件
332。
具体而言，图
27b
示出了照明图案
159
，其中白色部分代表高剂量照明，黑色部分代表低或零剂量照明，以及灰色部分示出了中等剂量照明
。
图
27b
的照明图案
159
为“灰度级掩模”，包括高
、
低和中等级的照明；这样的掩模可能比仅具有高和低照明等级的掩模更复杂，但可以消除或减少对多个掩模的需求，
并且因此改善特征的对准
。
组件
332
中的光可限定材料
138
为负性；暴露于照明导致光可限定材料
138
的暴露部分“硬化”，使得光可限定材料
138
的未暴露部分可以被显影溶液蚀刻掉
。
在其他实施例中，可以使用正性光可限定材料
138
；在这样的实施例中，可以反转照明图案
159。
在图
27b
的实施例中，第二光可限定材料
138-2(
例如，阻焊剂
)
可以被高剂量照明固化，而第一光可限定材料
138-1
可以被低剂量照明固化
。
在各实施例中，可以使用相同的显影溶液
(
或不同的显影溶液
)
以对第一光可限定材料
138-1
和第二光可限定材料
138-2
显影
。
108.图
27c
示出了在组件
332(
图
27b)
的开口
165
中提供焊料以形成
dtps
互连
150
之后的组件
333。
可以使用任何适当的技术来形成
dtps
互连
150(
例如，任何适当的焊料凸块
、
焊料微球或焊料电镀技术
)。
在一些实施例中，可以基本同时形成
dtps
互连
150-1
和
dtps
互连
150-2
，而在其他实施例中，可以在不同操作中形成
dtps
互连
150-1
和
dtps
互连
150-2。
109.图
27b
示出了对第一光可限定材料
138-1
和第二光可限定材料
138-2
同时照明和显影的实施例
。
在其他实施例中，可以首先对第二光可限定材料
138-2
照明和显影，并且可以接下来对第一光可限定材料
138-1
进行照明和显影
。
例如，图
27d
示出了对组件
330(
图
27a)
的第二光可限定材料
138-2
进行照明和显影而不对第一光可限定材料
138-1
进行图案化之后的组件
334。
在图
27d
的实施例中，第二光可限定材料
138-2
可以是负性材料，如伴随的照明图案
159
所反映的
。
图
27d
还示出了照明图案
159
与下方的导电触点
146
的图案“不对准”的可能
。
110.图
27e
示出了在对组件
334(
图
27d)
的第一光可限定材料
138-1
进行照明和显影之后的组件
335。
在图
27e
的实施例中，第一光可限定材料
138-1
可以是正性材料，如伴随的照明图案
159
所反映的
。
在不同操作中对第一光可限定材料
138-1
和第二光可限定材料
138-2
进行图案化可能增大在图案化的第一光可限定材料
138-1、
图案化的第二光可限定材料
138-2
和下方的导电触点
146
的图案之间不对准的风险
。
例如，在一些实施例中，由于对第二光可限定材料
138-2
进行图案化可以限定凹槽
108
的侧壁
142
，所以第二光可限定材料
138-2
的图案化的不对准可能导致导电触点
146-1
不在凹槽
108
中居中，或者在图案化的第一光可限定材料
138-1、
图案化的第二光可限定材料
138-2
和
/
或下方导电触点
146
的图案之间存在在其他方面可检测到的偏移
167。
在一些实施例中，偏移
167
可以在1微米和
10
微米之间
(
例如，在5微米和9微米之间
)。
在组件
335
的一些实施例中，不同光可限定材料
138
可以对不同波长的电磁能量敏感
(
例如，可固化或可溶解
)。
例如，第一光可限定材料
138-1
可以对i线光
(
例如，波长为
365
纳米
)
敏感，以及第二光可限定材料
138-2
可以对h线光
(
例如，波长为
405
纳米
)
敏感
。
111.在一些实施例中，封装衬底
102
可以包括形成于电介质材料
139
的顶表面处的电介质材料
169
中的凹槽
108
，并且凹槽
108
的侧壁
142
可以是扇形的
。
例如，图
28a-28b
是根据各实施例，可以包括在微电子组件
100
中的此类封装衬底
102
的侧视截面图
。
具体而言，图
28b
是图
28a
的虚线圆内部区域的详细视图
。
在图
28
的实施例中，可以在电介质材料
139/
导电触点
146
上设置单个电介质材料
169
，以及可以将电介质材料
169
图案化出开口以暴露导电触点
146
；可以在开口中设置焊料或其他导电材料以提供
dtps
互连
150
，如上文参考图
25
和图
27c
所述
。
如图
28b
所示，凹槽
108
的侧壁
142
可以包括有意的
(intended)
扇形
157。
扇形
157
的尺度可以在
100
纳米和
10
微米之间
(
例如，在
100
纳米和
10
微米之间
)
；如下所述，这些尺度可以取决于电介质材料
169
中填料颗粒
(
例如，硅石颗粒
)
的尺寸
。
电介质材料
169
可以是光可
限定材料
(
例如，上文论述的任何光可限定材料
138)
或可以不是光可限定材料
。
在一些实施例中，电介质材料
169
可以包括用于本文公开的封装衬底
102
的任何绝缘材料
。
例如，在一些实施例中，电介质材料
169
可以是构建膜
。
尽管图
28
的侧壁
142
被示为基本垂直，但是在一些实施例中，侧壁
142
可以被上切
(
例如，如上文参考图
24
所述
)。
112.图
29a-29d
是根据各实施例，用于制造图
28
的封装衬底
102
的示例工艺中各个阶段的侧视截面图
。
113.图
29a
示出了组件
336
，该组件
336
包括：具有设置于其顶表面处的导电触点
146-1
和
146-2(
以及设置于其底表面处的导电触点
140
，如上所述
)
的电介质材料
139、
电介质材料
139/
导电触点
146
上的一层电介质材料
169、
电介质材料
169
上的一层第一抗蚀剂材料
145-1、
以及第一抗蚀剂材料
145-1
上的一层第二抗蚀剂材料
145-2。
抗蚀剂材料
145
可以包括任何适当的可去除的抗蚀剂材料，例如干膜抗蚀剂或液体光刻胶材料
。
114.图
29b
示出了将组件
336(
图
29a)
暴露于图案化的照明源以导致抗蚀剂材料
145
根据照明图案来选择性交联，并且然后提供显影溶液以选择性去除抗蚀剂材料
145
的部分之后的组件
338。
组件
338
中的抗蚀剂材料
145
为负性；在其他实施例中，可以使用正性抗蚀剂材料
145(
并且可以反转照明图案
159)。
115.图
29c
示出了在根据图案化抗蚀剂材料
145
的图案来定向蚀刻组件
338(
图
29b)
的电介质材料
160
，然后去除任何剩余抗蚀剂材料
145
之后的组件
340。
电介质材料
169
的定向蚀刻可以将图案化的抗蚀剂材料
145
的图案“转移”到电介质材料
169
中，在电介质材料
169
中生成用于暴露导电触点
146
的开口
165。
在一些实施例中，电介质材料
169
的定向蚀刻可以是干法蚀刻工艺
。
在一些实施例中，可以通过反应离子蚀刻
(
例如，电感耦合的等离子体反应离子蚀刻
)
执行电介质材料
169
的定向蚀刻
。
116.图
29d
是图
29c
的虚线圆内部区域的详细视图
。
在一些实施例中，电介质材料
169
的蚀刻可能导致在凹槽
108
的侧壁
142
中形成扇形
157。
扇形
157
可能源自对通过蚀刻而暴露于侧壁
142
处的电介质材料
169
的填料颗粒
(
例如，硅石颗粒
)
的去除
。
因此，扇形
157
的尺度可以是填料颗粒尺寸的函数；在一些实施例中，扇形
157
中的至少一些扇形
157
的深度可以小于或等于电介质材料
169
中的填料颗粒的直径
。
可以通过在开口
165
中提供焊料
(
例如，如上文参考图
27c
所述
)
来进一步处理组件
340。
117.本文所公开的封装衬底
102
可以包括在任何适当的微电子组件
100
中
。
图
30
是根据各实施例，包括图
22
的封装衬底
102
的示例微电子组件
100
的侧视截面图
。
在图
30
中，封装衬底
102
包括多个凹槽
108(
根据本文公开的任一种技术形成
)
；两个管芯
114-1
被示为设置于凹槽
108
中的一个凹槽
108
中，一个管芯
114-1
被示为设置于凹槽
108
中的另一个凹槽
108
中，并且管芯
114-1
通过
dtps
互连
150-1
耦合到封装衬底
102
的导电触点
146-1。
图
30
的微电子组件
100
还包括充当“上置器
(superposer)”的管芯
114-2
，所述管芯
114-2
在所有管芯
114-1
上延伸并且经由
dtd
互连
130
电耦合到所有管芯
114-1
，还通过
dtps
互连
150-2
耦合到封装衬底
102
的导电触点
146-2。
118.尽管附图中的各个图示出了凹槽
108
内部和凹槽
108
外部的类似第一级互连结构
(
例如，包括导电触点
146-1
和
146-2)
，但在一些实施例中，凹槽
108
内部和外部的第一级互连结构可以不同
。
例如，在一些实施例中，导电触点
146-2(
例如，粗间距凸块区
)
可以是其中具有焊料的焊料焊盘，所述焊料焊盘可以配合到管芯
114
上的铜柱上
(
例如，利用添加的焊
球
)
，以及导电触点
146-2(
例如，精细间距区
)
可以是配合到管芯
114
的铜柱
(
例如，利用添加的焊球
)
的金属焊盘
(
或反之
)。
焊料焊盘可以包括铜，并且在一些实施例中，可以利用表面抛光
(
例如，包括镍和金的金属堆叠体，或包括钯
、
镍和金的金属堆叠体
)
覆盖铜
。
119.本文公开的微电子组件
100
可以用于任何适当的应用
。
例如，在一些实施例中，可以使用微电子组件
100
为现场可编程门阵列
(fpga)
收发器和
iii-v
族放大器提供超高密度和高带宽互连
。
例如，管芯
114-1
可以包括
fpga
收发器电路或
iii-v
族放大器，并且管芯
114-2
可以包括
fpga
逻辑单元
。
在管芯
114-1
和管芯
114-2
之间的通信可以比通过中间器件
(
例如，分别的硅桥
)
路由此类通信经历更少延迟
。
在一些实施例中，在管芯
114-1
和管芯
114-2
之间的
dtd
互连
130-1
的间距可以小于
100
微米
(
例如，在
25
微米和
55
微米之间
)
，以及在管芯
114-2
和封装衬底
102
之间的
dtps
互连
150-2
的间距可以大于
80
微米
(
例如，在
100
微米和
150
微米之间
)。
这样的应用可能特别适于军用电子设备
、5g
无线通信
、wigig
通信和
/
或毫米波通信
。
120.更一般地，本文所公开的微电子组件
100
可以允许不同种类的功能电路的“块”分布到不同管芯
114
中，而不是根据一些常规方法在单个大管芯中包括所有电路
。
在一些这样的常规方法中，单个大管芯会包括所有这些不同电路，以实现在电路之间的高带宽
、
低损耗通信，并且可以选择性禁用这些电路中的一些或全部电路以调节大管芯的能力
。
不过，因为微电子组件
100
的
dtd
互连
130
可以允许在不同管芯
114
之间的高带宽
、
低损耗通信，所以可以将不同电路分布到不同管芯
114
中，降低总制造成本，改善良率，并且通过允许容易地交换不同管芯
114(
例如，使用不同制造技术形成的管芯
114)
以实现不同功能来提高设计灵活性
。
此外，与两个管芯的电路被组合到更远离散热器
131
的单个管芯中的情况相比，堆叠在另一个管芯
114
上方的管芯
114
可以距散热器
131
更近，从而改善热性能
。
121.在另一个示例中，包括微电子组件
100
中的有源电路的管芯
114-1
可以用于在其他管芯
114
之间
(
例如，在各实施例中，在管芯
114-2
和
114-3
之间，或在多个不同管芯
114-2
之间
)
提供“有源”桥
。
在一些这样的实施例中，可以通过封装衬底
102
向管芯
114-1
和其他管芯
114
的“底部”提供功率输送，而无需封装衬底
102
在管芯
114-1
上方的附加层
(
通过其路由功率
)。
122.在另一个示例中，微电子组件
100
中的管芯
114-1
可以是处理设备
(
例如，中央处理单元
、
图形处理单元
、fpga、
调制解调器
、
应用处理器等
)
，以及管芯
114-2
可以包括高带宽存储器
、
收发器电路和
/
或输入
/
输出电路
(
例如，双数据速率传输电路
、
外围部件快速互连电路等
)。
在一些实施例中，管芯
114-1
可以包括一组导电触点
124
以与高带宽存储器管芯
114-2
接口连接，包括不同组的导电触点
124
以与输入
/
输出电路管芯
114-2
接口连接等
。
可以为当下的应用选择特定的高带宽存储器管芯
114-2、
输入
/
输出电路管芯
114-2
等
。
123.在另一个示例中，微电子组件
100
中的管芯
114-1
可以是高速缓存存储器
(
例如，三级高速缓存存储器
)
，并且一个或多个管芯
114-2
可以是共享管芯
114-1
的高速缓存存储器的处理设备
(
例如，中央处理单元
、
图形处理单元
、fpga、
调制解调器
、
应用处理器等
)。
124.本文所公开的微电子组件
100
可以包括在任何适当的电子部件中
。
图
31-34
示出了可以包括或被包括在本文公开的任何微电子组件
100
中的设备的各示例
。
125.图
31
是可以包括在本文公开的微电子组件
100
的任何微电子组件
100
中的晶圆
1500
和管芯
1502(
例如，作为管芯
114
的任何适当管芯
)
的顶视图
。
晶圆
1500
可以由半导体材
料构成并且可以包括具有在晶圆
1500
的表面上形成的
ic
结构的一个或多个管芯
1502。
管芯
1502
中的每个管芯
1502
都可以是包括任何适当
ic
的半导体产品的重复单元
。
在完成半导体产品的制造之后，晶圆
1500
可以进行单一化工艺，其中将管芯
1502
彼此分离，以提供半导体产品的离散“芯片”。
管芯
1502
可以是本文公开的任何管芯
114
中的任何管芯
。
管芯
1502
可以包括一个或多个晶体管
(
例如，下述图
32
的晶体管
1640
的一些晶体管
)、
支持电路，以向晶体管
、
无源部件
(
例如，信号迹线
、
电阻器
、
电容器或电感器
)
和
/
或任何其他
ic
部件路由电信号
。
在一些实施例中，晶圆
1500
或管芯
1502
可以包括存储器件
(
例如，随机存取存储器
(ram)
器件，例如静态
ram(sram)
器件
、
磁性
ram(mram)
器件
、
电阻式
ram(rram)
器件
、
导电桥接式
ram(cbram)
器件等
)、
逻辑器件
(
例如，
and、or、nand
或
nor
门
)
或任何其他适当的电路元件
。
可以在单个管芯
1502
上组合这些器件中的多个器件
。
例如，由多个存储器件形成的存储器阵列可以与处理器件
(
例如，图
34
的处理器件
1802)
或被配置为在存储器件中存储信息或执行存储器阵列中存储的指令的其他逻辑单元形成于相同管芯
1502
上
。
可以使用管芯到晶圆组装技术
(
其中将一些管芯
114
附着到包括其他管芯
114
的晶圆
1500
，以及接下来将晶圆
1500
进行分离
)
制造本文所公开的微电子组件
100
的各种组件
。
126.图
32
是可以包括在本文公开的任何微电子组件
100(
例如，在任何管芯
114
中
)
中的
ic
器件
1600
的侧视截面图
。ic
器件
1600
的一个或多个
ic
器件
1600
可以包括在一个或多个管芯
1502(
图
31)
中
。ic
器件
1600
可以形成于管芯衬底
1602(
例如，图
31
的晶圆
1500)
上并且可以包括在管芯
(
例如，图
31
的管芯
1502)
中
。
管芯衬底
1602
可以是由半导体材料系统构成的半导体衬底，该系统包括例如n型或
p
型材料系统
(
或两者的组合
)。
管芯衬底
1602
可以包括，例如使用体硅或绝缘体上硅
(soi)
结构形成的晶体衬底
。
在一些实施例中，该管芯衬底
1602
可以使用替代材料形成，所述替代材料可以与硅组合或不组合，包括，但不限于锗
、
锑化铟
、
碲化铅
、
砷化铟
、
磷化铟
、
砷化镓或锑化镓
。
还可以使用被分类为
ii-vi
族
、iii-v
族或
iv
族的其他材料形成管芯衬底
1602。
尽管本文描述了可以形成管芯衬底
1602
的材料的几种示例，但可以使用可充当用于
ic
器件
1600
基础的任何材料
。
管芯衬底
1602
可以是分离管芯
(
例如，图
31
的管芯
1502)
或晶圆
(
例如，图
31
的晶圆
1500)
的部分
。
127.ic
器件
1600
可以包括设置于管芯衬底
1602
上的一个或多个器件层
1604。
器件层
1604
可以包括形成于管芯衬底
1602
上的一个或多个晶体管
1640(
例如，金属氧化物半导体场效应晶体管
(mosfet))
的特征
。
器件层
1604
可以包括：例如，一个或多个源极和
/
或漏极
(s/d)
区
1620、
栅极
1622
以控制晶体管
1640
中在
s/d
区
1620
之间的电流，以及一个或多个
s/d
触点
1624
，以向
/
从
s/d
区
1620
路由电信号
。
晶体管
1640
可以包括为了清晰起见未示出的额外特征，例如器件隔离区
、
栅极触点等
。
晶体管
1640
不限于图
32
所示的类型和配置，并且可以包括很宽范围的其他类型和配置，比如，例如，平面晶体管
、
非平面晶体管或两者的组合
。
非平面晶体管可以包括
finfet
晶体管，例如双栅极晶体管或三栅极晶体管，以及裹绕
(wrap-around)
或全环绕
(all-around)
栅极晶体管，例如纳米带和纳米线晶体管
。
128.每个晶体管
1640
都可以包括由至少两个层，即栅极电介质和栅电极形成的栅极
1622。
栅极电介质可以包括一个层或层的堆叠体
。
一个或多个层可以包括氧化硅
、
二氧化硅
、
碳化硅和
/
或高k电介质材料
。
高k电介质材料可以包括诸如铪
、
硅
、
氧
、
钛
、
钽
、
镧
、
铝
、
锆
、
钡
、
锶
、
钇
、
铅
、
钪
、
铌和锌的元素
。
可以用于栅极电介质中的高k材料的示例包括，但不限于氧化铪
、
氧化铪硅
、
氧化镧
、
氧化镧铝
、
氧化锆
、
氧化锆硅
、
氧化钽
、
氧化钛
、
氧化钡锶钛
、
氧化
钡钛
、
氧化锶钛
、
氧化钇
、
氧化铝
、
氧化铅钪钽和铌酸铅锌
。
在一些实施例中，可以对栅极电介质执行退火工艺，以在使用高k材料时改善其质量
。
129.栅电极可以形成于栅极电介质上并且根据晶体管
1640
是
p
型金属氧化物半导体
(pmos)
还是n型金属氧化物半导体
(nmos)
晶体管，可以包括至少一个
p
型逸出功金属或n型逸出功金属
。
在一些实施方式中，栅电极可以由两个或更多金属层的堆叠体构成，其中一个或多个金属层是逸出功金属层，以及至少一个金属层是填充金属层
。
可以出于其他目的包括其他金属层，例如阻隔层
。
对于
pmos
晶体管而言，可以用于栅电极的金属包括但不限于：钌
、
钯
、
铂
、
钴
、
镍
、
导电金属氧化物
(
例如，氧化钌
)
以及下文参考
nmos
晶体管论述的任何金属
(
例如，用于逸出功调谐
)。
对于
nmos
晶体管而言，可以用于栅电极的金属包括但不限于：铪
、
锆
、
钛
、
钽
、
铝
、
这些金属的合金
、
这些金属的碳化物
(
例如，碳化铪
、
碳化锆
、
碳化钛
、
碳化钽
、
碳化铝
)
和上文参考
pmos
晶体管所述的任何金属
(
例如，用于逸出功调谐
)。
130.在一些实施例中，在沿源极-沟道-漏极方向视为晶体管
1640
的截面时，栅电极可以由u形结构构成，该u形结构包括基本平行于管芯衬底
1602
表面的底部分以及基本垂直于管芯衬底
1602
顶表面的两个侧壁部分构成
。
在其他实施例中，形成栅电极的金属层的至少一个金属层可以简单地是基本平行于管芯衬底
1602
顶表面的平面层，并且不包括基本垂直于管芯衬底
1602
顶表面的侧壁部分
。
在其他实施例中，栅电极可以由u形结构和平面非u形结构的组合构成
。
例如，栅电极可以由在一个或多个平面非u形层顶部形成的一个或多个u形金属层构成
。
131.在一些实施例中，可以在栅极堆叠体的相对侧上形成一对侧壁间隔体以夹住栅极堆叠体
。
侧壁间隔体可以由诸如氮化硅
、
氧化硅
、
碳化硅
、
掺有碳的氮化硅
、
和氮氧化硅的材料形成
。
用于形成侧壁间隔体的工艺是现有技术公知的，以及一般包括沉积和蚀刻工艺步骤
。
在一些实施例中，可以使用多个间隔体对；例如，可以在栅极堆叠体的相对侧上形成两对或四对侧壁间隔体
。
132.s/d
区
1620
可以形成于管芯衬底
1602
之内与每个晶体管
1640
的栅极
1622
相邻
。
例如，可以使用植入
/
扩散工艺或蚀刻
/
沉积工艺形成
s/d
区
1620。
在前述工艺中，可以向管芯衬底
1602
中离子植入掺杂剂，例如硼
、
铝
、
锑
、
磷或砷，以形成
s/d
区
1620。
在离子植入工艺之后，可以接着进行退火工艺，该退火工艺激活掺杂剂并且导致掺杂剂向管芯衬底
1602
中扩散更远
。
在后一种工艺中，管芯衬底
1602
可以首先被蚀刻以在
s/d
区
1620
的位置处形成凹槽
。
然后可以执行外延沉积工艺以利用用于制造
s/d
区
1620
的材料填充凹槽
。
在一些实施方式中，可以使用硅合金，例如硅锗或碳化硅来制造
s/d
区
1620。
在一些实施例中，可以利用诸如硼
、
砷或磷的掺杂剂就地对外延沉积的硅合金进行掺杂
。
在一些实施例中，可以使用一种或多种替代半导体材料，例如锗或
iii-v
族材料或合金来形成
s/d
区
1620。
在其他实施例中，可以使用一层或多层金属和
/
或金属合金形成
s/d
区
1620。
133.可以通过设置于器件层
1604
上的一个或多个互连层
(
图
32
中示为互连层
1606-1610)
向和
/
或从器件层
1604
的器件
(
例如，晶体管
1640)
路由电信号，例如功率和
/
或输入
/
输出
(i/o)
信号
。
例如，器件层
1604
的导电特征
(
例如，栅极
1622
和
s/d
触点
1624)
可以与互连层
1606-1610
的互连结构
1628
电耦合
。
一个或多个互连层
1606-1610
可以形成
ic
器件
1600
的金属化堆叠体
(
也称为“ild
堆叠体”)1619。
134.互连结构
1628
可以布置于互连层
1606-1610
之内以根据各种设计路由电信号
(
具
体而言，该布置不限于图
32
中所示的互连结构
1628
的特定配置
)。
尽管图
32
中示出了特定数量的互连层
1606-1610
，但本公开的实施例包括具有比图示更多或更少互连层的
ic
器件
。
135.在一些实施例中，该互连结构
1628
可以包括填充有导电材料
(
例如金属
)
的线
1628a
和
/
或通孔
1628b。
可以布置线
1628a
以在与管芯衬底
1602
的在其上形成器件层
1604
的表面基本平行的平面的方向上路由电信号
。
例如，线
1628a
可以在从图
32
的角度进出页面的方向上路由电信号
。
可以布置通孔
1628b
以在基本垂直于形成器件层
1604
的管芯衬底
1602
表面的平面的方向上路由电信号
。
在一些实施例中，通孔
1628b
可以将不同互连层
1606-1610
的线
1628a
电耦合在一起
。
136.互连层
1606-1610
可以包括设置于互连结构
1628
之间的电介质材料
1626
，如图
32
所示
。
在一些实施例中，设置于互连层
1606-1610
的不同层中的互连结构
1628
之间的电介质材料
1626
可以具有不同的成分；在其他实施例中，在不同互连层
1606-1610
之间的电介质材料
1626
的成分可以相同
。
137.第一互连层
1606(
称为金属1或“m1”)
可以直接形成于器件层
1604
上
。
在一些实施例中，第一互连层
1606
可以包括线
1628a
和
/
或通孔
1628b
，如图所示
。
第一互连层
1606
的线
1628a
可以与器件层
1604
的触点
(
例如，
s/d
触点
1624)
耦合
。
138.第二互连层
1608(
称为金属2或“m2”)
可以直接形成于第一互连层
1606
上
。
在一些实施例中，第二互连层
1608
可以包括通孔
1628b
，以将第二互连层
1608
的线
1628a
于第一互连层
1606
的线
1628a
耦合
。
尽管为了清晰起见，线
1628a
和通孔
1628b
在结构上是利用每个互连层之内
(
例如，第二互连层
1608
之内
)
的线勾勒的，但在一些实施例中，线
1628a
和通孔
1628b
可以在结构和
/
或材料上是连续的
(
例如，在双镶嵌工艺期间同时填充
)。
139.第三互连层
1610(
称为金属3或“m3")(
以及额外的互连层，如果希望
)
可以根据结合第二互连层
1608
或第一互连层
1606
描述的类似技术和配置，相继形成于第二互连层
1608
上
。
在一些实施例中，
ic
器件
1600
中的金属化堆叠体
1619
中“向上更高”(
即，距器件层
1604
更远
)
的互连层可以更厚
。
140.ic
器件
1600
可以包括阻焊剂材料
1634(
例如，聚酸亚胺或类似材料
)
和形成于互连层
1606-1610
上的一个或多个导电触点
1636。
在图
32
中，导电触点
1636
被示为采取键合焊盘的形式
。
导电触点
1636
可以与互连结构
1628
电耦合并且被配置成向其他外部器件路由晶体管
1640
的电信号
。
例如，焊料键可以形成于一个或多个导电触点
1636
上以将包括
ic
器件
1600
的芯片与另一个部件
(
例如，电路板
)
机械和
/
或电耦合
。ic
器件
1600
可以包括额外或替代结构以从互连层
1606-1610
路由电信号；例如，导电触点
1636
可以包括其他类似特征
(
例如，柱
)
，其向外部器件路由电信号
。
在适当情况下，导电触点
1636
可以充当导电触点
122
或
124。
141.在
ic
器件
1600
是双侧管芯
(
例如，类似管芯
114-1)
的一些实施例中，
ic
器件
1600
可以包括器件层
1604
的相对侧上的另一个金属化堆叠体
(
未示出
)。
这一金属化堆叠体可以包括上文参考互连层
1606-1610
所述的多个互连层，以在器件层
1604
和
ic
器件
1600
与导电触点
1636
相对一侧上的额外导电触点
(
未示出
)
之间提供导电通路
(
例如，包括导电线和通孔
)。
在适当的情况下，这些额外的导电触点可以充当导电触点
122
或
124。
142.在
ic
器件
1600
是双侧管芯
(
例如，类似管芯
114-1)
的其他实施例中，
ic
器件
1600
可以包括穿过管芯衬底
1602
的一个或多个
tsv
；这些
tsv
可以与器件层
1604
接触，并且可以在
器件层
1604
和
ic
器件
1600
与导电触点
1636
相对一侧上的额外导电触点
(
未示出
)
之间提供导电通路
。
在适当的情况下，这些额外的导电触点可以充当导电触点
122
或
124。
143.图
33
是可以包括本文公开的任何微电子组件
100
的
ic
器件组件
1700
的侧视截面图
。
在一些实施例中，
ic
器件组件
1700
可以是微电子组件
100。ic
器件组件
1700
包括设置于电路板
1702(
其例如可以是主板
)
上的数个部件
。ic
器件组件
1700
包括设置于电路板
1702
的第一表面
1740
和电路板
1702
的相对第二表面
1742
上的部件；通常，部件可以设置于面
1740
和
1742
之一或两者上
。
下文参考
ic
器件组件
1700
论述的任何
ic
封装可以采取本文所公开的微电子组件
100
的任何适当实施例的形式
。
144.在一些实施例中，电路板
1702
可以是
pcb
，其包括通过电介质材料层彼此分隔并且通过导电通孔互连的多个金属层
。
金属层中的任何一个或多个金属层可以形成期望的电路图案，以在耦合到电路板
1702
的部件之间路由电信号
(
任选地，结合其他金属层
)。
在其他实施例中，电路板
1702
可以是非
pcb
衬底
。
在一些实施例中，电路板
1702
可以是，例如电路板
133。
145.图
33
中示出的
ic
器件组件
1700
包括通过耦合部件
1716
耦合到电路板
1702
的第一表面
1740
的内插器上封装
(package-on-interposer)
结构
1736。
耦合部件
1716
可以将内插器上封装结构
1736
电耦合和机械耦合到电路板
1702
，并且可以包括焊料球
(
如图
33
所示
)、
插座的公和母部分
、
粘合剂
、
底填材料和
/
或任何其他适当的电耦合和
/
或机械耦合结构
。
146.内插器上封装结构
1736
可以包括通过耦合部件
1718
耦合到内插器
1704
的
ic
封装
1720。
耦合部件
1718
可以采取针对应用的任何适当形式，例如上文参考耦合部件
1716
论述的形式
。
尽管图
33
中示出了单个
ic
封装
1720
，但可以将多个
ic
封装耦合到内插器
1704
；实际上，可以将额外的内插器耦合到内插器
1704。
内插器
1704
可以提供用于桥接电路板
1702
和
ic
封装
1720
的居间衬底
。ic
封装
1720
可以是或包括例如管芯
(
图
31
的管芯
1502)、ic
器件
(
例如，图
32
的
ic
器件
1600)
或任何其他适当的部件
。
通常，内插器
1704
可以将连接散布到更宽的间距或将连接重新路由到不同的连接
。
例如，内插器
1704
可以将
ic
封装
1720(
例如，管芯
)
耦合到耦合部件
1716
的一组球栅阵列
(bga)
导电触点，用于耦合到电路板
1702。
在图
33
中所示的实施例中，
ic
封装
1720
和电路板
1702
被附接到内插器
1704
的相对侧；在其他实施例中，
ic
封装
1720
和电路板
1702
可以被附接到内插器
1704
的同一侧
。
在一些实施例中，可以利用内插器
1704
互连三个或更多部件
。
147.在一些实施例中，内插器
1704
可以被形成为
pcb
，其包括由电介质材料层彼此分隔并且由导电通孔互连的多个金属层
。
在一些实施例中，内插器
1704
可以由环氧树脂
、
玻璃纤维加强的环氧树脂
、
具有无机填料的环氧树脂
、
陶瓷材料或诸如聚酸亚胺的聚合物材料形成
。
在一些实施例中，内插器
1704
可以由交替的刚性或柔性材料形成，其可以包括上文描述为用于半导体衬底中的相同材料，例如硅
、
锗和其他
iii-v
族和
iv
族材料
。
内插器
1704
可以包括金属互连
1708
和通孔
1710
，包括但不限于
tsv 1706。
内插器
1704
还可以包括嵌入式器件
1714
，包括无源和有源器件二者
。
这样的器件可以包括，但不限于电容器
、
解耦电容器
、
电阻器
、
电感器
、
熔断器
、
二极管
、
变压器
、
传感器
、
静电放电
(esd)
器件和存储器件
。
还可以在内插器
1704
上形成更复杂的器件，例如，射频器件
、
功率放大器
、
功率管理器件
、
天线
、
阵列
、
传感器和微机电系统
(mems)
器件
。
内插器上封装结构
1736
可以采取现有技术中已知的任何内插器上封装结构的形式
。
148.ic
器件组件
1700
可以包括通过耦合部件
1722
耦合到电路板
1702
的第一表面
1740
的
ic
封装
1724。
耦合部件
1722
可以采取上文参考耦合部件
1716
所述的任何实施例的形式，并且
ic
封装
1724
可以采取上文参考
ic
封装
1720
所述任何实施例的形式
。
149.图
33
中示出的
ic
器件组件
1700
包括通过耦合部件
1728
耦合到电路板
1702
的第二表面
1742
的堆叠封装
(package-on-package)
结构
1734。
堆叠封装结构
1734
可以包括通过耦合部件
1730
耦合在一起的
ic
封装
1726
和
ic
封装
1732
，使得
ic
封装
1726
设置于电路板
1702
和
ic
封装
1732
之间
。
耦合部件
1728
和
1730
可以采取上述耦合部件
1716
的任何实施例的形式，并且
ic
封装
1726
和
1732
可以采取上述
ic
封装
1720
的任何实施例的形式
。
堆叠封装结构
1734
可以根据现有技术中已知的任何堆叠封装结构来配置
。
150.图
34
是可以包括本文公开的一个或多个微电子组件
100
的示例电气装置
1800
的框图
。
例如，电气装置
1800
的部件中的任何适当部件可以包括
ic
器件组件
1700、ic
器件
1600
或设置于其中的管芯
1502
中的一项或多项，并且可以布置于本文所公开的任何微电子组件
100
中
。
图
34
中将数个部件示为包括在电气装置
1800
中，但在对应应用适合的情况下，可以省略或复制这些部件中的任何一个或多个部件
。
在一些实施例中，可以将电气装置
1800
中包括的一些或全部部件附接到一个或多个主板
。
在一些实施例中，这些部件中的一些或全部部件被制造到单个片上系统
(soc)
管芯上
。
151.此外，在各实施例中，电气装置
1800
可以不包括图
34
中所示部件的一个或多个部件，但电气装置
1800
可以包括接口电路，用于耦合到一个或多个部件
。
例如，电气装置
1800
可以不包括显示装置
1806
，但可以包括显示装置接口电路
(
例如，连接器和驱动器电路
)
，显示装置
1806
可以耦合到该显示装置接口电路
。
在另一组示例中，电气装置
1800
可以不包括音频输入装置
1824
或音频输出装置
1808
，但可以包括音频输入或输出装置接口电路
(
例如
。
连接器和支持电路
)
，音频输入装置
1824
或音频输出装置
1808
可以耦合到该接口电路
。
152.电气装置
1800
可以包括处理器件
1802(
例如，一个或多个处理器件
)。
如本文所用，术语“处理装置”或“处理器”可以指处理来自寄存器和
/
或存储器的电子数据以将该电子数据变换成可以存储于寄存器和
/
或存储器中的其他电子数据的任何装置或装置的部分
。
处理装置
1802
可以包括一个或多个数字信号处理器
(dsp)、
专用集成电路
(asic)、
中央处理单元
(cpu)、
图形处理单元
(gpu)、
密码处理器
(
在硬件之内执行加密算法的专用处理器
)、
服务器处理器或任何其他适当的处理装置
。
电气装置
1800
可以包括存储器
1804
，所述存储器自身可以包括一个或多个存储器件，例如易失性存储器
(
例如，动态随机存取存储器
(dram))、
非易失性存储器
(
例如，只读存储器
(rom))、
闪存存储器
、
固态存储器和
/
或硬盘驱动器
。
在一些实施例中，存储器
1804
可以包括与处理装置
1802
共享管芯的存储器
。
这种存储器可以用作高速缓存存储器并且可以包括嵌入式动态随机存取存储器
(edram)
或自旋转移矩磁随机存取存储器
(stt-mram)。
153.在一些实施例中，电气装置
1800
可以包括通信芯片
1812(
例如，一个或多个通信芯片
)。
例如，通信芯片
1812
可以被配置为管理无线通信，用于向和从电气装置
1800
传输数据
。
术语“无线”及其派生词可以用于描述可以通过非固体介质通过使用调制的电磁辐射来传送数据的电路
、
装置
、
系统
、
方法
、
技术
、
通信信道等
。
该术语并不暗示关联的装置不包含任何线路，尽管在一些实施例中它们可以不包含
。
154.该通信芯片
1812
可以实施数个无线标准或协议的任何项，包括但不限于电气和电
子工程师协会
(ieee)
标准，包括
wi-fi(ieee 802.11
系列
)、ieee 802.16
标准
(
例如，
ieee 802.16-2005
修订版
)、
长期演进
(lte)
计划连同其任意修订版
、
更新和
/
或改版
(
例如，改进的
lte
计划
、
超级移动宽带
(umb)
计划
(
也称为“3gpp2”)
等
)。ieee 802.16
兼容的宽带无线接入
(bwa)
网络通常称为
wimax
网络，是表示全球微波接入互操作的缩写，其是通过用于
ieee 802.16
标准的符合和互操作测试的产品的证书标记
。
该通信芯片
1812
可以根据全球移动通信系统
(gsm)、
通用分组无线服务
(gprs)、
通用移动电信系统
(umts)、
高速分组接入
(hspa)、
演进的
hspa(e-hspa)
或
lte
网络操作
。
通信芯片
1812
可以根据用于
gsm
演进的增强数据
(edge)、gsm edge
无线接入网络
(geran)、
通用陆地无线接入网络
(utran)
或演进的
utran(e-utran)
来操作
。
通信芯片
1812
可以根据码分多址
(cdma)、
时分多址
(tdma)、
数字增强无绳电信
(dect)、
演进-数据优化
(ev-do)、
其派生标准以及被指定为
3g、4g、5g
和更高标准的任何其他无线协议来操作
。
在其他实施例中，通信芯片
1812
可以根据其他无线协议操作
。
电气装置
1800
可以包括天线
1822
，以促进无线通信和
/
或接收其他无线通信
(
例如
am
或
fm
无线电传输
)。
155.在一些实施例中，通信芯片
1812
可以管理有线通信，例如电
、
光
、
或任何其他适当的通信协议
(
例如，以太网
)。
如上所述，通信芯片
1812
可以包括多个通信芯片
。
例如，第一通信芯片
1812
可以专用于诸如
wi-fi
或蓝牙的短程无线通信，以及第二通信芯片
1812
可以专用于诸如全球定位系统
(gps)、edge、gprs、cdma、wimax、lte、ev-do
或其他长程无线通信
。
在一些实施例中，第一通信芯片
1812
可以专用于无线通信，以及第二通信芯片
1812
可以专用于有线通信
。
156.电气装置
1800
可以包括电池
/
电源电路
1814。
电池
/
电源电路
1814
可以包括一个或多个能量存储装置
(
例如，电池或电容器
)
和
/
或电路，用于将电气装置
1800
的部件耦合到与电气装置
1800
独立的能量源
(
例如，
ac
线路功率
)。
157.电气装置
1800
可以包括显示装置
1806(
或对应接口电路，如上所述
)。
显示装置
1806
可以包括任何视觉指示器，例如平视显示器
、
计算机监视器
、
投影仪
、
触摸屏显示器
、
液晶显示器
(lcd)、
发光二极管显示器或平板显示器
。
158.电气装置
1800
可以包括音频输出装置
1808(
或对应接口电路，如上所述
)。
音频输出装置
1808
可以包括用于产生可听指示符的任何装置，例如扬声器
、
头戴耳机或耳塞
。
159.电气装置
1800
可以包括音频输入装置
1824(
或对应接口电路，如上所述
)。
音频输入装置
1824
可以包括用于产生表示声音的信号的任何装置，例如麦克风
、
麦克风阵列或数字仪器
(
例如，具有乐器数字接口
(midi)
输出的仪器
)。
160.电气装置
1800
可以包括
gps
装置
1818(
或对应接口电路，如上所述
)。
如现有技术所知，
gps
装置
1818
可以与基于卫星的系统通信，并且可以接收电气装置
1800
的位置
。
161.电气装置
1800
可以包括其他输出装置
1810(
或对应接口电路，如上所述
)。
其他输出装置
1810
的示例可以包括音频编解码器
、
视频编解码器
、
打印机
、
有线或无线发射器，用于向其他装置或额外的存储装置提供信息
。
162.电气装置
1800
可以包括其他输入装置
1820(
或对应接口电路，如上所述
)。
其他输入装置
1820
的示例可以包括加速度计
、
陀螺仪
、
罗盘
、
图像捕捉装置
、
键盘
、
诸如鼠标
、
触笔
、
触控板的光标控制装置
、
条形码读取器
、
快速响应码
(qr)
读取器
、
任何传感器
、
或射频识别
(rfid)
读取器
。
163.电气装置
1800
可以具有任何期望的形状因子，例如手持或移动电气装置
(
例如，手机
、
智能电话
、
移动因特网装置
、
音乐播放器
、
平板计算机
、
膝上型计算机
、
上网本计算机
、
超级本计算机
、
个人数字助理
(pda)、
超级移动个人计算机等
)、
台式电气装置
、
服务器或其他联网计算部件
、
打印机
、
扫描仪
、
监视器
、
机顶盒
、
娱乐控制单元
、
车辆控制单元
、
数字相机
、
数字视频录像机或可穿戴电气装置
。
在一些实施例中，电气装置
1800
可以是处理数据的任何其他电子装置
。
164.以下段落提供了本文公开实施例的各示例
。
165.示例1是一种微电子组件，包括：封装衬底，该封装衬底包括具有第一表面和相对的第二表面的电介质材料
、
在第二表面的至少一部分上的第一光可限定材料
、
以及在第一光可限定材料的至少一部分上的第二光可限定材料，其中，第二光可限定材料具有与第一光可限定材料不同的材料成分
。
166.示例2可以包括示例1的主题，并且可以进一步指定：第一光可限定材料或第二光可限定材料包括阻焊剂
。
167.示例3可以包括示例1的主题，并且可以进一步指定：第一光可限定材料或第二光可限定材料包括光可成像电介质
。
168.示例4可以包括示例
1-3
中的任一项的主题，并且可以进一步指定：该第一光可限定材料或第二光可限定材料中的一者具有负性，并且第一光可限定材料或第二光可限定材料中的另一者具有正性
。
169.示例5可以包括示例1的主题，并且可以进一步指定：第一光可限定材料或第二光可限定材料包括钡和硫
。
170.示例6可以包括示例1的主题，并且可以进一步指定：第一光可限定材料或第二光可限定材料包括硅石
。
171.示例7可以包括示例1的主题，并且可以进一步指定：第一光可限定材料或第二光可限定材料包括
20
重量％到
30
重量％的量的硅石
。
172.示例8可以包括示例1的主题，并且可以进一步指定：第一光可限定材料或第二光可限定材料包括
70
重量％到
90
重量％的量的硅石
。
173.示例9可以包括示例1的主题，并且可以进一步指定：第一光可限定材料包括
70
重量％到
90
重量％的量的硅石，并且第二光可限定材料包括
20
重量％到
30
重量％的量的硅石
。
174.示例
10
可以包括示例1的主题，并且可以进一步指定：第一光可限定材料为阻焊剂，并且第二光可限定材料为光可成像电介质
。
175.示例
11
可以包括示例
1-10
中的任一项的主题，并且可以进一步指定：该第一光可限定材料的厚度在
10
微米和
75
微米之间
。
176.示例
12
可以包括示例
1-11
中的任一项的主题，并且可以进一步指定：该第二光可限定材料的厚度在
20
微米和
200
微米之间
。
177.示例
13
可以包括示例
1-12
中的任一项的主题，并且可以进一步指定：第二光可限定材料提供凹槽的侧壁
。
178.示例
14
可以包括示例
13
的主题，并且可以进一步指定：该侧壁被底切
。
179.示例
15
可以包括示例
13
的主题，并且可以进一步指定：该侧壁被上切
。
180.示例
16
可以包括示例
13-15
中的任一项的主题，并且可以进一步指定：该凹槽的顶视图的拐角具有小于
10
微米的圆角半径
。
181.示例
17
可以包括示例
1-16
中的任一项的主题，并且可以进一步指定：该封装衬底还包括第一导电触点和第二导电触点，穿过第一光可限定材料和第二光可限定材料的第一开口暴露第一导电触点，并且穿过第一光可限定材料的第二开口暴露第二导电触点
。
182.示例
18
可以包括示例
17
的主题，并且可以进一步指定：该第一导电触点具有比第二导电触点的间距更大的间距
。
183.示例
19
可以包括示例
17-18
中的任一项的主题，并且可以进一步包括：在第一开口和第二开口中的焊接材料
。
184.示例
20
可以包括示例
17-19
中的任一项的主题，并且可以进一步指定：第二光可限定材料提供凹槽的侧壁，并且第二开口距在凹槽中居中偏移非零量
。
185.示例
21
可以包括示例
17-20
中的任一项的主题，并且可以进一步包括：导电地耦合到至少一些第一导电触点的第一管芯；以及导电地耦合到第二导电触点的第二管芯
。
186.示例
22
可以包括示例
21
的主题，并且可以进一步指定：该第一管芯至少部分地在第二管芯上方延伸
。
187.示例
23
可以包括示例
21-22
中的任一项的主题，并且可以进一步指定：该第二管芯具有第一表面和相对的第二表面，第二管芯的第一表面处的导电触点导电地耦合到第二导电触点，并且第二管芯的第二表面处的导电触点导电地耦合到第一管芯的导电触点
。
188.示例
24
可以包括示例
23
的主题，并且可以进一步包括：导电地耦合到至少一些第一导电触点的第三管芯，其中，第二管芯的第二表面处的导电触点导电地耦合到第三管芯的导电触点
。
189.示例
25
可以包括示例
17-24
中的任一项的主题，并且可以进一步指定：该第一导电触点具有在
80
微米和
200
微米之间的间距
。
190.示例
26
可以包括示例
17-25
中的任一项的主题，并且可以进一步指定：该第二导电触点具有在
20
微米和
80
微米之间的间距
。
191.示例
27
可以包括示例
1-26
中的任一项的主题，并且可以进一步指定：该电介质材料包括构建膜
。
192.示例
28
可以包括示例
1-27
中的任一项所述的主题，并且可以进一步包括：耦合到封装衬底的电路板；其中，该电路板被包括在手持式计算装置或服务器中
。
193.示例
29
是一种微电子组件，包括：具有第一表面和相对的第二表面的封装衬底，其中，该封装衬底包括在第二表面处的电介质材料，所述电介质材料包括凹槽，并且所述凹槽的侧壁被底切
。
194.示例
30
可以包括示例
29
的主题，并且可以进一步指定：该电介质材料是第一电介质材料，该封装衬底包括第二电介质材料，该第二电介质材料具有第一表面和相对的第二表面，并且该第一电介质材料包括在第二电介质材料的第二表面的至少一部分上的第一光可限定材料，以及在第一光可限定材料的至少一部分上的第二光可限定材料，其中，第二光可限定材料具有与第一光可限定材料不同的材料成分
。
195.示例
31
可以包括示例
30
的主题，并且可以进一步指定：该第一光可限定材料或第二光可限定材料中的一者具有负性，并且第一光可限定材料或第二光可限定材料中的另一
者具有正性
。
196.示例
32
可以包括示例
30
的主题，并且可以进一步指定：第一光可限定材料或第二光可限定材料包括
20
重量％到
30
重量％的量的硅石
。
197.示例
33
可以包括示例
30
的主题，并且可以进一步指定：第一光可限定材料或第二光可限定材料包括
70
重量％到
90
重量％的量的硅石
。
198.示例
34
可以包括示例
30
的主题，并且可以进一步指定：第一光可限定材料包括
70
重量％到
90
重量％的量的硅石，并且第二光可限定材料包括
20
重量％到
30
重量％的量的硅石
。
199.示例
35
可以包括示例
30
的主题，并且可以进一步指定：第一光可限定材料为阻焊剂，并且第二光可限定材料为光可成像电介质
。
200.示例
36
可以包括示例
30-34
中的任一项的主题，并且可以进一步指定：该第一光可限定材料的厚度在
10
微米和
75
微米之间
。
201.示例
37
可以包括示例
30-36
中的任一项的主题，并且可以进一步指定：该第二光可限定材料的厚度在
20
微米和
200
微米之间
。
202.示例
38
可以包括示例
29-37
中的任一项的主题，并且可以进一步指定：该电介质材料包括阻焊剂
。
203.示例
39
可以包括示例
29-37
中的任一项的主题，并且可以进一步指定：该电介质材料包括光可成像电介质
。
204.示例
40
可以包括示例
29-37
中的任一项的主题，并且可以进一步指定：该电介质材料包括钡和硫
。
205.示例
41
可以包括示例
29-37
中的任一项的主题，并且可以进一步指定：该电介质材料包括硅石
。
206.示例
42
可以包括示例
29-41
中的任一项的主题，并且可以进一步指定：该凹槽的顶视图的拐角具有小于
10
微米的圆角半径
。
207.示例
43
可以包括示例
29-42
中的任一项的主题，并且可以进一步指定：该封装衬底还包括第一导电触点和第二导电触点，穿过电介质材料的第一开口暴露第一导电触点，并且穿过电介质材料的第二开口暴露凹槽的底部处的第二导电触点
。
208.示例
44
可以包括示例
43
的主题，并且可以进一步指定：该第一导电触点具有比第二导电触点的间距更大的间距
。
209.示例
45
可以包括示例
43-44
中的任一项的主题，并且可以进一步包括：在第一开口和第二开口中的焊接材料
。
210.示例
46
可以包括示例
43-45
中的任一项的主题，并且可以进一步指定：第二开口距在凹槽中居中偏移非零量
。
211.示例
47
可以包括示例
43-46
中的任一项的主题，并且可以进一步包括：导电地耦合到至少一些第一导电触点的第一管芯；以及导电地耦合到第二导电触点的第二管芯
。
212.示例
48
可以包括示例
47
的主题，并且可以进一步指定：该第一管芯至少部分地在第二管芯上方延伸
。
213.示例
49
可以包括示例
47-48
中的任一项的主题，并且可以进一步指定：该第二管芯具有第一表面和相对的第二表面，第二管芯的第一表面处的导电触点导电地耦合到第二导
电触点，并且第二管芯的第二表面处的导电触点导电地耦合到第一管芯的导电触点
。
214.示例
50
可以包括示例
49
的主题，并且可以进一步包括：导电地耦合到至少一些第一导电触点的第三管芯，其中，第二管芯的第二表面处的导电触点导电地耦合到第三管芯的导电触点
。
215.示例
51
可以包括示例
43-50
中的任一项的主题，并且可以进一步指定：该第一导电触点具有在
80
微米和
200
微米之间的间距，并且该第二导电触点具有在
20
微米和
80
微米之间的间距
。
216.示例
52
可以包括示例
29-51
中的任一项的主题，并且可以进一步包括：耦合到封装衬底的电路板
。
217.示例
53
可以包括示例
29-52
中的任一项的主题，并且可以进一步指定：封装衬底被包括在手持式计算装置或服务器中
。
218.示例
54
是一种微电子组件，包括：具有第一表面和相对的第二表面的封装衬底，其中，该封装衬底包括在第二表面处的电介质材料，电介质材料包括凹槽，并且凹槽的顶视图的拐角具有小于
10
微米的圆角半径
。
219.示例
55
可以包括示例
54
的主题，并且可以进一步指定：该电介质材料是第一电介质材料，该封装衬底包括第二电介质材料，该第二电介质材料具有第一表面和相对的第二表面，并且该第一电介质材料包括在第二电介质材料的第二表面的至少一部分上的第一光可限定材料，以及在第一光可限定材料的至少一部分上的第二光可限定材料，其中，第二光可限定材料具有与第一光可限定材料不同的材料成分
。
220.示例
56
可以包括示例
55
的主题，并且可以进一步指定：该第一光可限定材料或第二光可限定材料中的一者具有负性，并且第一光可限定材料或第二光可限定材料中的另一者具有正性
。
221.示例
57
可以包括示例
55
的主题，并且可以进一步指定：第一光可限定材料或第二光可限定材料包括
20
重量％到
30
重量％的量的硅石
。
222.示例
58
可以包括示例
55
的主题，并且可以进一步指定：第一光可限定材料或第二光可限定材料包括
70
重量％到
90
重量％的量的硅石
。
223.示例
59
可以包括示例
55
的主题，并且可以进一步指定：第一光可限定材料包括
70
重量％到
90
重量％的量的硅石，并且第二光可限定材料包括
20
重量％到
30
重量％的量的硅石
。
224.示例
60
可以包括示例
55
的主题，并且可以进一步指定：第一光可限定材料为阻焊剂，并且第二光可限定材料为光可成像电介质
。
225.示例
61
可以包括示例
55-60
中的任一项的主题，并且可以进一步指定：该第一光可限定材料的厚度在
10
微米和
75
微米之间
。
226.示例
62
可以包括示例
55-61
中的任一项的主题，并且可以进一步指定：该第二光可限定材料的厚度在
20
微米和
200
微米之间
。
227.示例
63
可以包括示例
54
的主题，并且可以进一步指定：该电介质材料包括阻焊剂
。
228.示例
64
可以包括示例
54
的主题，并且可以进一步指定：该电介质材料包括光可成像电介质
。
229.示例
65
可以包括示例
54
的主题，并且可以进一步指定：该电介质材料包括钡和硫
。
230.示例
66
可以包括示例
54
的主题，并且可以进一步指定：该电介质材料包括硅石
。
231.示例
67
可以包括示例
54-66
中的任一项的主题，并且可以进一步指定：凹槽的侧壁被底切
。
232.示例
68
可以包括示例
54-67
中的任一项的主题，并且可以进一步指定：该封装衬底还包括第一导电触点和第二导电触点，穿过电介质材料的第一开口暴露第一导电触点，并且穿过电介质材料的第二开口暴露凹槽的底部处的第二导电触点
。
233.示例
69
可以包括示例
68
的主题，并且可以进一步指定：该第一导电触点具有比第二导电触点的间距更大的间距
。
234.示例
70
可以包括示例
68-69
中的任一项的主题，并且可以进一步包括：在第一开口和第二开口中的焊接材料
。
235.示例
71
可以包括示例
68-70
中的任一项的主题，并且可以进一步指定：第二开口距在凹槽中居中偏移非零量
。
236.示例
72
可以包括示例
68-71
中的任一项的主题，并且可以进一步包括：导电地耦合到至少一些第一导电触点的第一管芯；以及导电地耦合到第二导电触点的第二管芯
。
237.示例
73
可以包括示例
72
的主题，并且可以进一步指定：该第一管芯至少部分地在第二管芯上方延伸
。
238.示例
74
可以包括示例
72-73
中的任一项的主题，并且可以进一步指定：该第二管芯具有第一表面和相对的第二表面，第二管芯的第一表面处的导电触点导电地耦合到第二导电触点，并且第二管芯的第二表面处的导电触点导电地耦合到第一管芯的导电触点
。
239.示例
75
可以包括示例
74
的主题，并且可以进一步包括：导电地耦合到至少一些第一导电触点的第三管芯，其中，第二管芯的第二表面处的导电触点导电地耦合到第三管芯的导电触点
。
240.示例
76
可以包括示例
68-75
中的任一项的主题，并且可以进一步指定：该第一导电触点具有在
80
微米和
200
微米之间的间距，并且该第二导电触点具有在
20
微米和
80
微米之间的间距
。
241.示例
77
可以包括示例
54-76
中的任一项的主题，并且可以进一步包括：耦合到封装衬底的主板
。
242.示例
78
可以包括示例
54-77
中的任一项的主题，并且可以进一步包括：无线通信电路
。
243.示例
79
是一种微电子组件，包括：具有第一表面和相对的第二表面的封装衬底，其中，该封装衬底包括在第二表面处的电介质材料，所述电介质材料包括凹槽，并且所述凹槽的侧壁是扇形的
。
244.示例
80
可以包括示例
79
的主题，并且可以进一步指定：该电介质材料是光可成像材料
。
245.示例
81
可以包括示例
80
的主题，并且可以进一步指定：该光可限定材料在封装衬底的构建膜层上
。
246.示例
82
可以包括示例
80
的主题，并且可以进一步指定：光可限定材料包括
20
重量％到
30
重量％的量的硅石
。
247.示例
83
可以包括示例
80
的主题，并且可以进一步指定：光可限定材料包括包括
70
重量％到
90
重量％的量的硅石
。
248.示例
84
可以包括示例
80
的主题，并且可以进一步指定：该光可限定材料为阻焊剂
。
249.示例
85
可以包括示例
80
的主题，并且可以进一步指定：该光可限定材料为光可成像电介质
。
250.示例
86
可以包括示例
80-85
中的任一项的主题，并且可以进一步指定：该光可限定材料的厚度在
20
微米和
300
微米之间
。
251.示例
87
可以包括示例
79-86
中的任一项的主题，并且可以进一步指定：该凹槽的深度在
20
微米和
200
微米之间
。
252.示例
88
可以包括示例
79
的主题，并且可以进一步指定：该电介质材料包括阻焊剂
。
253.示例
89
可以包括示例
79
的主题，并且可以进一步指定：该电介质材料包括光可成像电介质
。
254.示例
90
可以包括示例
79
的主题，并且可以进一步指定：该电介质材料包括钡和硫
。
255.示例
91
可以包括示例
79
的主题，并且可以进一步指定：该电介质材料包括硅石
。
256.示例
92
可以包括示例
79-91
中的任一项的主题，并且可以进一步指定：凹槽的侧壁被上切
。
257.示例
93
可以包括示例
79-92
中的任一项的主题，并且可以进一步指定：该封装衬底还包括第一导电触点和第二导电触点，穿过电介质材料的第一开口暴露第一导电触点，并且穿过电介质材料的第二开口暴露凹槽的底部处的第二导电触点
。
258.示例
94
可以包括示例
93
的主题，并且可以进一步指定：该第一导电触点具有比第二导电触点的间距更大的间距
。
259.示例
95
可以包括示例
93-94
中的任一项的主题，并且可以进一步包括：在第一开口和第二开口中的焊接材料
。
260.示例
96
可以包括示例
93-95
中的任一项的主题，并且可以进一步包括：导电耦合到至少一些第一导电触点的第一管芯；以及导电耦合到第二导电触点的第二管芯
。
261.示例
97
可以包括示例
96
的主题，并且可以进一步指定：该第一管芯至少部分地在第二管芯上方延伸
。
262.示例
98
可以包括示例
96-97
中的任一项的主题，并且可以进一步指定：该第二管芯具有第一表面和相对的第二表面，第二管芯的第一表面处的导电触点导电地耦合到第二导电触点，并且第二管芯的第二表面处的导电触点导电地耦合到第一管芯的导电触点
。
263.示例
99
可以包括示例
98
的主题，并且可以进一步包括：导电地耦合到至少一些第一导电触点的第三管芯，其中，第二管芯的第二表面处的导电触点导电地耦合到第三管芯的导电触点
。
264.示例
100
可以包括示例
93-99
中的任一项的主题，并且可以进一步指定：该第一导电触点具有在
80
微米和
200
微米之间的间距
。
265.示例
101
可以包括示例
93-100
中的任一项的主题，并且可以进一步指定：该第二导电触点具有在
20
微米和
80
微米之间的间距
。
266.示例
102
可以包括示例
79-101
中的任一项的主题，并且可以进一步指定：该封装衬底是球栅阵列封装衬底
。
267.示例
103
可以包括示例
79-102
中的任一项的主题，并且可以进一步指定：至少一些
扇形具有在
100
纳米和
10
微米之间的深度
。
268.示例
104
可以包括示例
79-103
中的任一项的主题，并且可以进一步指定：至少一些扇形具有在
0.1
微米和
10
微米之间的深度
。
269.示例
105
可以包括示例
79-104
的任一项所述的主题，并且可以进一步包括：耦合到封装衬底的电路板
。
270.示例
106
可以包括示例
79-105
中的任一项的主题，并且可以进一步指定：封装衬底被包括在手持式计算装置或服务器中
。
271.示例
107
是一种制造封装衬底的方法，包括：在封装衬底组件的表面上形成一层第一光可限定材料，其中，该封装衬底组件包括在表面处的导电触点；在第一光可限定材料上形成一层第二光可限定材料，其中，第二光可限定材料具有与第一光可限定材料不同的材料成分；以及对第一光可限定材料和第二光可限定材料进行照明和显影以生成开口，以暴露导电触点
。
272.示例
108
可以包括示例
107
的主题，并且可以进一步指定：第一光可限定材料和第二光可限定材料具有反性
。
273.示例
109
可以包括示例
107
的主题，并且可以进一步指定：第一光可限定材料和第二光可限定材料具有同性
。
274.示例
110
可以包括示例
107-108
中的任一项的主题，并且可以进一步指定：对第一光可限定材料和第二光可限定材料进行照明和显影包括：对第二光可限定材料进行照明和显影；以及在对第二光可限定材料进行照明和显影之后，对第一光可限定材料进行照明和显影
。
275.示例
111
可以包括示例
107-110
中的任一项的主题，并且可以进一步指定：对第一光可限定材料和第二光可限定材料进行照明和显影包括灰度级掩蔽
(masking)。
276.示例
112
可以包括示例
107-111
中的任一项的主题，并且可以进一步指定：导电触点包括第一导电触点和第二导电触点，暴露第一导电触点的开口延伸穿过第一光可限定材料和第二光可限定材料，以及暴露第二导电触点的开口延伸穿过第一光可限定材料
。
277.示例
113
可以包括示例
112
的主题，并且可以进一步指定：该第二导电触点具有比第一导电触点更小的间距
。
278.示例
114
可以包括示例
107-113
中的任一项的主题，并且可以进一步指定：第一光可限定材料或第二光可限定材料包括阻焊剂或光可成像电介质
。
279.示例
115
可以包括示例
107-114
的任一项所述的主题，并且可以进一步包括：在开口中提供焊料
。
280.示例
116
可以包括示例
107-115
中的任一项的主题，并且可以进一步包括：将一个或多个管芯电耦合到导电触点
。
281.示例
117
是一种制造封装衬底的方法，包括：在封装衬底组件的表面上形成一层电介质材料，其中，该封装衬底组件包括表面处的导电触点；在电介质材料上形成一层第一光刻胶；在第一光刻胶上形成一层第二光刻胶，其中，第二光刻胶具有与第一光刻胶不同的材料成分；以及对第一光刻胶和第二光刻胶进行照明和显影以形成图案化的光刻胶；以及根据图案化的光刻胶的图案蚀刻电介质材料，以生成开口，以暴露导电触点
。
282.示例
118
可以包括示例
117
的主题，并且可以进一步包括：在蚀刻电介质材料之后，
去除任何残余的第一光刻胶或第二光刻胶
。
283.示例
119
可以包括示例
117-118
中的任一项的主题，并且可以进一步指定：蚀刻该电介质材料包括执行反应离子蚀刻
。
284.示例
120
可以包括示例
117-119
中的任一项的主题，并且可以进一步指定：对第一光刻胶和第二光刻胶进行照明和显影包括：对第二光刻胶进行照明和显影；以及在对第二光刻胶进行照明和显影之后，对第一光刻胶进行照明和显影
。
285.示例
121
可以包括示例
117-120
中的任一项的主题，并且可以进一步指定：对第一光刻胶和第二光刻胶进行照明和显影包括灰度级掩蔽
。
286.示例
122
可以包括示例
117-121
中的任一项的主题，并且可以进一步指定：导电触点包括第一导电触点和第二导电触点，蚀刻的电介质材料包括凹槽，并且第二导电触点在凹槽的底部
。
287.示例
123
可以包括示例
122
的主题，并且可以进一步指定：该第二导电触点具有比第一导电触点更小的间距
。
288.示例
124
可以包括示例
117-123
中的任一项的主题，并且可以进一步指定：该电介质材料包括构建膜或光可成像电介质
。
289.示例
125
可以包括示例
117-124
的任一项所述的主题，并且可以进一步包括：在开口中提供焊料
。
290.示例
126
可以包括示例
117-125
中的任一项的主题，并且可以进一步包括：将一个或多个管芯电耦合到导电触点
。