本发明涉及功率半导体器件，特别是沟槽栅碳化硅 mosfet（金属氧化物半导体场效应晶体管）器件及其制备方法。
背景技术：
1、碳化硅是第三代功率半导体材料，相对于传统的硅材料，具有临界电场高，载流子饱和速度快，散热能力强等优势，更适合于高性能功率mosfet器件的制造。沟槽栅碳化硅mosfet可以消除平面栅结构中存在的jfet效应，实现更高的沟道密度，从而可以降低器件的比导通电阻，在相同芯片面积下，具有更高的过电流能力。
2、但是沟槽型碳化硅mosfet在反向耐压过程中，因为曲率效应，在沟槽的底角位置电场强度高（＞4mv/cm），可导致芯片击穿电压低和可靠性问题。因此，降低沟槽栅底角处的电场，保护栅介质层在高电场作用下不发生性能退化，对沟槽栅碳化硅mosfet非常重要。沟槽栅碳化硅mosfet具有体二极管（pin二极管），但由于碳化硅材料的禁带宽度大（3.26ev）,体二极管的正向导通压降vf高，另外，体二极管是双极性导电器件，在反向恢复时需要抽取漂移区中存储的少数载流子，因此反向恢复电荷高。而且少数载流子在复合过程中会激发碳化硅材料中的bpd (basal plane dislocation)转变为sf （stacking faults），发生双极退化。因此，在沟槽型碳化硅mosfet中集成正向导通压降vf低且为单极性导电的肖特基二极管是一种发展趋势。
3、现有技术的一种集成肖特基二极管的方案是通过增加源极沟槽108，将肖特基二极管集成到源极沟槽中，如图1所示。但是这种方案存在以下缺陷：1. 由于源极沟槽在mosfet正常导通时不会产生mos沟道，器件的比导通电阻会增加，因此牺牲了器件的导通性能。2. 增加源极沟槽会带来晶圆翘曲的隐患，严重时晶圆甚至无法在光刻过程中吸上真空，影响器件正常的生产加工。晶圆翘曲还会导致接触孔刻蚀过程中发生对准偏差，导致良率低下，限制器件的大规模量产。
技术实现思路
1、针对上文中所提到的现有技术沟槽栅碳化硅mosfet器件中存在的问题，需要一种新型沟槽栅碳化硅mosfet的器件结构及其制造方法，以在不牺牲器件的导通性能和生产良率的基础上，降低米勒电容，减小开关损耗，同时实现集成jbs(结势垒肖特基二极管)，减小二极管的导通压降和反向恢复电荷，抑制器件的双极退化。沟槽栅底角的第二导电型重掺杂层通过版图设计实现和另一侧边第二导电型重掺杂层的电学连接，以保证在耐压过程中接地电位，保护沟槽栅中的绝缘层和jbs中的肖特基接触，提高器件的可靠性。同时，在二极管工作模式下，沟槽栅左右两侧的p+接正电位，当p+/n--epi结导通时，可以通过注入空穴实现电导调制，增强抗浪涌电流冲击的能力。
2、为实现以上所述目标，本发明提出一种新型沟槽栅碳化硅mosfet器件结构及其制备方法。
3、一种沟槽栅碳化硅 mosfet器件，所述的器件包括有位于底部的漏极电极，所述的漏极电极上设有第一导电型重掺杂碳化硅衬底（包含缓冲层），所述的第一导电型重掺杂碳化硅衬底上设有第一导电型轻掺杂碳化硅外延层，所述的第一导电型轻掺杂碳化硅外延层表面具有周期排列的沟槽栅，所述的沟槽栅包含栅介质层、绝缘层、低温氧化层以及导电介质层；所述的沟槽栅之间设有第二导电型阱区；所述的沟槽栅上方设有层间介质层；位于器件顶部源极电极；
4、每一个所述的沟槽栅的一个侧面设有第二导电型重掺杂侧边层，该第二导电型重掺杂侧边层从侧边底角延伸至第一导电型轻掺杂碳化硅外延层上表面，所述沟槽栅另一侧面的底角设有第二导电型重掺杂底角层，所述的第二导电型重掺杂底角层连接所述的第二导电型重掺杂侧边层从而获得和源极电极相同的电位；沟槽栅底部有与第一导电型轻掺杂碳化硅外延层相接的肖特基接触以及与第二导电型重掺杂底角层以及第二导电型重掺杂侧边层相接的欧姆接触；在第二导电型阱区内部且与第二导电型重掺杂侧边层上表面相邻位置有第一导电型重掺杂源极区，所述的层间介质层覆盖部分第一导电型重掺杂源极区，源极电极将第二导电型重掺杂侧边层和第一导电型重掺杂源极区短接。
5、进一步的，所述的沟槽栅为条形元胞沟槽，所述的条形元胞沟槽一侧面设有第二导电型重掺杂侧边层，所述的第二导电型重掺杂侧边层从该侧边底角延伸至第一导电型轻掺杂碳化硅外延层上表面，相对的另一侧面底角设有第二导电型重掺杂底角层。所述底角层和侧边层均包裹住沟槽栅的底角，不同的是侧边层还包裹侧壁且在外延层表面横向扩展，形成倒“l”形状。底角层和侧边层在沟槽两侧的位置可以对调。
6、进一步的，所述的器件采用方形元胞版图设计，所述的沟槽栅在横向和纵向上交叉排列，所述的第二导电型阱区被交叉排布的沟槽栅分隔为均匀排布的岛状，与第二导电型阱区相邻的沟槽栅的四个面中的一个面设有第二导电型重掺杂侧边层，相对的另一个面底角设有两个第二导电型重掺杂底角层，两个第二导电型重掺杂底角层在连接该两个底角的底边上延伸并相连接。因此在该版图设计中，四个底角均设有第二导电型重掺杂（p+）层。jbs二极管集成在横向沟槽栅底部，在其它位置的沟槽栅底部，金属与第二导电型重掺杂区接触形成欧姆接触，jbs的阳极电极通过一个伪元胞接到源极电极。
7、进一步的，肖特基金属为钛、镍和/或钼。
8、进一步的，所述栅沟槽深度为0.5-5微米。
9、进一步的，所述的导电介质层为多晶硅层，或其它金属硅化物材料。金属与第一导电型轻掺杂碳化硅外延层相接触的位置形成肖特基接触，与第二导电型重掺杂区（p+）相接触的位置形成欧姆接触。在第二导电型重掺杂底角和侧边相交的位置，金属只与第二导电型重掺杂区（p+）接触形成欧姆接触，而在第二导电型重掺杂（p+）底角和侧边不相交的位置，金属同时与第一导电型轻掺杂碳化硅外延层和第二导电型重掺杂（p+）接触分别形成肖特基接触和欧姆接触
10、进一步的，低温氧化层为淀积温度不高于600度的绝缘材料，比如二氧化硅层。
11、进一步的，所述栅介质层材料可为二氧化硅、氮化硅和/或二氧化铪，厚度为0.02-0.5微米。
12、本发明还提供一种沟槽栅碳化硅 mosfet器件的制备方法，其特征在于，所述的制备方法包括如下步骤：
13、第一，在衬底（包含缓冲层）上生长第一导电型轻掺杂碳化硅外延层；
14、第二，在第一导电型轻掺杂碳化硅外延层上表面通过离子注入的方式形成第二导电型阱区和第一导电型重掺杂源极区；
15、第三，通过干法刻蚀在第一导电型轻掺杂碳化硅外延层上表面刻蚀沟槽；
16、第四，通过选择性离子注入的方式，在沟槽侧面形成侧边第二导电型重掺杂区域；
17、第五，通过选择性离子注入的方式，在沟槽其余底角形成第二导电型重掺杂区域，离子注入完成后通过高温退火将离子激活，退火过程前需要使用碳膜覆盖碳化硅表面，以防止杂质外扩以及表面碳化硅原子发生迁移；
18、第六，生长栅介质层，淀积氮化硅绝缘层，再光刻和刻蚀出源极金属窗口，淀积源极欧姆接触金属，对金属进行光刻和刻蚀，随后进行退火形成源极欧姆接触；
19、第七，通过光刻和刻蚀去除沟槽栅底部的氮化硅层和二氧化硅层，淀积一层肖特基金属并进行光刻和刻蚀，保留沟槽栅底部的肖特基金属；
20、第八，低温淀积二氧化硅层并进行回刻；
21、第九，湿法刻蚀氮化硅层，再淀积导电介质多晶硅层并进行光刻和刻蚀；
22、第十，在低温下淀积层间介质层并进行光刻和刻蚀；
23、第十一，淀积厚金属，进行光刻和刻蚀，再进行背面金属淀积和退火。
24、本发明工作原理解释如下：
25、碳化硅mosfet的损耗包括导通损耗和开关损耗，其中导通损耗主要包括由沟道电阻，外延层电阻，衬底电阻以及金属接触电阻引起的损耗。对于碳化硅mosfet，由于栅介质层中存在大量的界面态，载流子迁移率会被界面态带来的库伦散射严重降低，这导致mosfet（bv≤1700v）的沟道电阻在总电阻中所占比例高。降低沟道电阻的一种思路是提高沟道密度，沟道密度的增加相当于并联了更多的沟道电阻，因此减小了总的沟道电阻。本发明提出的集成jbs的方案，不需要增加源极沟槽，因此不会降低mos沟道密度，从而不会牺牲mosfet的导通损耗。取消源极沟槽还能改善晶圆翘曲，克服器件加工过程中吸真空和加工良率低的问题。本发明的沟槽栅的一个侧边和所有底角均有第二导电型重掺杂底(p+)角层保护，第二导电型重掺杂底角层通过版图上的设计与第二导电型重掺杂侧边层相连接，从而获得和源极电极相同的电位。由于第二导电型重掺杂底角层和第二导电型重掺杂侧边层的设计，以及沟槽中导电介质多晶硅下方采用低温氧化层填充，使得米勒电容减小，因此开关损耗会降低，有利于进一步降低器件的总损耗。在耐压过程中，接地电位的第二导电型重掺杂底角层和第二导电型重掺杂侧边层可以降低栅极氧化层以及肖特基接触位置的电场，实现有效的保护效果，从而提高了mosfet器件的击穿电压和可靠性，同时解决肖特基二极管在高电场下具有的漏电高的问题。
26、肖特基接触通过设计在沟槽栅底部平面上，避免了侧壁集成带来的电流不均匀的问题。同时减小了肖特基二极管的漂移区厚度（碳化硅外延层厚度–沟槽栅深度），带来了更低的二极管导通损耗vf。肖特基接触与沟槽栅两侧的第二导电型重掺杂区形成jbs结构，相对于普通的肖特基二极管集成方案，在特殊工况浪涌电流下，流过肖特基二极管的电流导致p+/n--epi结导通，p+注入空穴实现电导调制，增强二极管抗浪涌电流的能力。jbs结构可以有效旁路p阱/n—-epi二极管，从而避免器件发生双极退化。