一种半导体器件及其制造方法和电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体存储技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
【背景技术】
[0002]相变存储器(phase change memory, PCM)作为一种非易失存储器，由于其在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面的优势，在半导体存储技术领域中得到了广泛的应用。在半导体技术领域中，人们曾一度认为在工艺节点减小至20nm之前，相变存储器的存储单元(cell)尺寸的减小不会具有任何物理上的限制。然而，实际情况是，单元尺寸的减小被驱动相位转换所需要的电流所限制。一种减小存储单元的尺寸的方法是，采取能够驱动大电流的器件作为相变存储器的选通管(selector)。通常地，双极型晶体管比MOS晶体管可以驱动大的电流。但是，采用双极型晶体管会导致电路设计更复杂并且会增加芯片的尺寸，并且，在CMOS晶体管的周边区域集成双极型晶体管比集成MOS晶体管需要更复杂的工艺步骤。
[0003]可见，选通管(主要指选择何种器件作为选通管以及如何完成制造)将成为采用40nm及以下工艺节点的高集成度相变存储器的瓶颈。
[0004]现有技术中出现了一种以二极管作为选通管的相变存储器，该种相变存储器已经可以在90nm工艺中将存储单元(cell)的尺寸控制在小于6F2 (F代表特征尺寸)，并可以提供大于1.5mA的驱动电流。而且，这种以二极管为开关的相变存取器将有望应用于22nm工艺之中。但是，现有技术中，在制造以二极管作为选通管的相变存储器时，制造二极管的工艺和标准的CMOS工艺并不兼容，通常是在形成CMOS器件之后再通过单独的工艺(例如:EPI)形成作为选通管的二极管；也就是说，现有的制造工艺非常复杂。而工艺的复杂化必然会降低生产效率，而且往往可能会导致产品良率的下降。此外，由于先制造CMOS器件再制造二极管，制造二极管时的某些离子注入工艺(例如:As注入工艺)还可能对CMOS器件带来不利影响。
[0005]因此，为解决上述问题，本发明提出一种新的相变存储器的制造方法。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种半导体器件及其制造方法和电子装置。
[0007]本发明实施例一提供一种半导体器件的制造方法，所述方法包括:
[0008]步骤SlOl:提供P型半导体衬底，在所述半导体衬底上定义二极管阵列区和周边器件区；
[0009]步骤S102:通过离子注入和退火工艺在所述二极管阵列区形成位于所述半导体衬底的上部的埋入式N+离子层；
[0010]步骤S103:在所述二极管阵列区形成位于所述埋入式N+离子层)之上的外延半导体层；
[0011]步骤S104:在所述二极管阵列区形成沿列方向延伸的至少贯穿所述外延半导体层和所述埋入式N+离子层的深沟槽隔离；
[0012]步骤S105:在所述二极管阵列区和所述周边器件区形成沿行方向延伸的深度大于等于所述外延半导体层的厚度的浅沟槽隔离；
[0013]步骤S106:在所述周边器件区形成CMOS器件的阱区和栅极；
[0014]步骤S107:在所述周边器件区形成CMOS器件的源极和漏极，在所述二极管阵列区形成位于所述外延半导体层内的P+离子层，并在所述二极管阵列区和所述周边器件区形成作为接触区的N+离子层。
[0015]可选地，在所述步骤SlOl中，所述定义二极管阵列区和周边器件区的方法包括:
[0016]通过刻蚀在所述半导体衬底(100)的预定区域形成包括凹槽侧壁的凹槽，将所述凹槽所在区域作为二极管阵列区，并将所述二极管阵列区以外的区域作为周边器件区。
[0017]其中，所述二极管阵列区的凹槽深度为100-600nm，所述凹槽侧壁与所述凹槽的底面的夹角为大于等于80度小于等于90度。
[0018]可选地，所述步骤S102包括:
[0019]步骤S1021:在所述半导体衬底位于所述二极管阵列区的部分的上部形成轻掺杂的P型导电物质；
[0020]步骤S1022:在所述半导体衬底位于所述二极管阵列区的部分的上部形成重掺杂的N型导电物质；
[0021]步骤S1023:通过退火工艺激活所述轻掺杂的P型导电物质和所述重掺杂的N型导电物质以形成所述埋入式N+离子层。
[0022]可选地，在所述步骤S102中，
[0023]所述轻掺杂的P型导电物质为B、BF2中的一者或两者的组合；
[0024]所述重掺杂的N型导电物质为As、P、Sb中的一者或两者以上的组合；
[0025]所述退火工艺的温度为950_1150°C，工艺时间为10-7200S。
[0026]可选地，在所述步骤S103中，形成所述外延半导体层的方法为沉积法，并且，所采用的工艺温度为950-1100°C，所采用的反应气体为二甲基二氯硅烷。
[0027]可选地，在所述步骤S103中，形成所述外延半导体层的方法为沉积法，并且，所采用的工艺温度为500-900°C，所采用的反应气体为硅烷(SiH4)或者二甲基二氯硅烷(Si2H2CL2)0
[0028]可选地，在所述步骤S104中，所述深沟槽隔离包括位于其底部的未掺杂的多晶硅和位于其上部的氧化物；并且，所述深沟槽隔离的深度大于0.6um。
[0029]可选地，在所述步骤S104中，同时还形成包围所述二极管阵列区的深沟槽隔离以隔离所述二极管阵列区与所述周边器件区。
[0030]可选地，在所述步骤S105中，位于所述二极管阵列区的浅沟槽隔离和位于所述周边器件区的浅沟槽隔离为在同一工艺中同时形成。
[0031 ] 可选地，在所述步骤S105与所述步骤S106之间还包括:在所述二极管阵列区形成位于所述外延半导体层中的N-离子注入层的步骤；并且，在所述步骤S107中，所述P+离子层位于所述N-离子层的上方。
[0032]可选地，形成所述N-离子注入层的方法为N-离子注入，或者，所述埋入式N+离子层的自动离子扩散。
[0033]可选地，在所述步骤S107中，形成所述CMOS器件的源极和漏极的工艺包括P+离子注入的步骤，所述P+离子注入的步骤与在所述二极管阵列区形成所述P+离子层的步骤同时完成；形成所述CMOS器件的源极和漏极的工艺包括N+离子注入的步骤，所述N+离子注入的步骤与所述形成作为接触区的N+离子层的步骤同时完成。此外，在所述二极管阵列区形成所述P+离子层(107)的步骤也可以独立于形成所述CMOS器件的源极和漏极的工艺所包括的P+离子注入的步骤，即，所述P+离子注入的步骤与在所述二极管阵列区形成所述P+离子层的步骤彼此独立、分别完成。并且，在所述二极管阵列区形成所述N+离子层的步骤也可以独立于形成所述CMOS器件的源极和漏极的工艺所包括的N+离子注入的步骤，即，所述N+离子注入的步骤与在所述二极管阵列区形成所述N+离子层的步骤彼此独立、分别完成。
[0034]可选地，形成的所述P+离子层为浅结型。
[0035]可选地，在所述步骤S107之后还包括步骤S108:形成所述半导体器件的位线和字线，其中，所述位线与所述P+离子层电连接，所述字线与所述埋入式N+离子层电连接。
[0036]本发明实施例二提供一种半导体器件，所述半导体器件包括P型半导体衬底以及位于所述P型半导体衬底上的二极管阵列区和周边器件区，所述二极管阵列区包括多个作为相变存储器的选通管的二极管以及设置于所述二极管的侧面四周的深沟槽隔离和浅沟槽隔离，其中，每个所述二极管均被所述深沟槽隔离和所述浅沟槽隔离所组成的双沟槽隔离结构所隔离。
[0037]可选地，所述二极管包括位于所述半导体衬底上部的埋入式N+离子层以及位于所述埋入式N+离子层之上的P+离子层。
[0038]可选地，所述二极管还包括位于所述P+离子层和所述埋入式N+离子层之间的N-离子注入层。
[0039]可选地，所述半导体器件还包括用于隔离所述二极管阵列区与所述周边器件区的包围所述二极管阵列区的深沟槽隔离。
[0040]本发明实施例三提供一种电子装置，其包括如上所述的半导体器件。
[0041]本发明的半导体器件的制造方法，通过将制造作为相变存储器的选通管的二极管的制造工艺集成在标准的CMOS工艺之中，实现了作为选通管的二极管的制造工艺与标准CMOS工艺的兼容,简化了半导体器件的制造工艺。并且，由于选通管的制造与CMOS器件的制造同时进行，避免了在制造选通管时的离子注入过程对CMOS器件的不利影响。本发明的半导体器件，可以采用上述半导体器件的制造方法制造，该半导体器件采用二极管作为相变存储器的选通管，因而具有大的驱动电流和高的开关速度