超级结器件的制造方法
【技术领域】
[0001]本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种超级结器件的制造方法。
【背景技术】
[0002]超级结(Super Junct1n)由交替排列的P型柱和N型柱组成，P型柱和N型柱之间的载流子容易互相耗尽从而提高器件的击穿电压，现有技术中，普遍采用的超级结的作业方法为两种:
[0003]一种为多次外延搭配多次离子注入，然后通过一次退火推进(Drive in)的方法将多次注入的P型阱(Well)连成一个P型柱。
[0004]另一种做法是先生长一层或者双层的外延，通过挖沟槽的方法将需要填充P型柱的外延层挖空形成沟槽，然后在沟槽中填入P型外延形成P型柱。
[0005]无论是哪种方法，都会导致一个问题，那就是在形成P型柱之后，由于工艺中存在的不可避免的热过程，同时P型柱的P型杂质一般都采用硼(B)元素，热过程会使得P区即P型柱的B元素会向N区扩散，从而导致P区浓度偏淡区域变大，N区即N型柱偏小的情况发生；同时为了获取击穿电压较高的器件性能，会挑选RS较为大的外延，最终导致了器件源漏导通电阻(RDSON)会比预期更大一些。
【发明内容】
[0006]本发明所要解决的技术问题是提供一种超级结器件的制造方法，能降低器件的源漏导通电阻。
[0007]为解决上述技术问题，本发明提供的超级结器件的制造方法包括如下制造步骤:
[0008]步骤一、提供一 N型轻掺杂的硅外延基片，在所述硅外延基片表面形成硬掩膜层。
[0009]步骤二、采用光刻工艺定义出沟槽区域，将所述沟槽区域的所述硬掩膜层去除；以所述硬掩膜层为掩膜对所述沟槽区域的硅进行刻蚀形成多个沟槽；各所述沟槽和由各相邻所述沟槽间的所述硅外延基片组成的N型柱呈交替排列结构。
[0010]步骤三、以所述硬掩膜层为掩膜进行带角度的N型离子注入并在所述沟槽的底部和侧壁的所述硅外延基片表面形成一 N型注入层；所述N型注入层的掺杂浓度大于所述硅外延基片的掺杂浓度。
[0011 ] 步骤四、进行P型外延层生长，所述P型外延层完全填充所述沟槽并由填充于所述沟槽内的所述P型外延层组成P型柱，各所述P型柱和侧面形成有所述N型注入层的所述N型柱呈交替排列的超级结结构，所述P型柱的载流子和侧面形成有所述N型注入层的所述N型柱的载流子平衡；在后续热过程中，所述N型注入层形成一中和从所述P型柱扩散过来的P型杂质的区域，使所述P型柱和所述N型柱的宽度值保持稳定。
[0012]进一步的改进是，所述硅外延基片的电阻率为I欧姆.厘米?30欧姆.厘米，厚度为700微米以上。
[0013]进一步的改进是，在形成所述硬掩膜层之前还包括在所述硅外延基片的选定区域进行P型体区注入的工艺，形成的P型体区位于各所述P型柱的顶部并延伸到所述P型柱两侧的所述N型柱中。
[0014]进一步的改进是，通过调节所述P型体区注入中的阈值电压调整注入来调节超级器件的阈值电压。
[0015]进一步的改进是，在形成所述硬掩膜层之前还包括在所述硅外延基片的选定区域进行JFET注入的工艺，形成的JFET注入区位于各所述N型柱的顶部。
[0016]进一步的改进是，所述硬掩膜层为ONO结构，包括依次叠加于所述硅外延基片表面的第一氧化层、第二氮化层和第三氧化层。
[0017]进一步的改进是，步骤二形成的所述沟槽的深度为I微米?50微米，宽度为2微米?10微米，所述沟槽的间距和宽度比为1:1以上。
[0018]进一步的改进是，步骤三中所述N型离子注入的角度为7度并以4个方向分别均匀注入，注入杂质为磷或砷，从所述沟槽的侧壁注入到所述硅外延基片表面的深度为100埃?1000埃。
[0019]进一步的改进是，步骤三的所述N型离子注入前还包括在所述沟槽的底部和侧壁表面形成牺牲氧化层以及再将所述牺牲氧化层去除的步骤。
[0020]进一步的改进是，步骤四中采用化学机械研磨工艺将所述沟槽外的所述P型外延层去除。
[0021]进一步的改进是，还包括如下步骤:
[0022]步骤五、在所述超级结结构表面形成超级结器件的终端的场氧层。
[0023]步骤六、在所述超级结结构表面依次形成栅介质层和多晶硅栅。
[0024]步骤七、进行源注入。
[0025]步骤八、形成层间膜以及穿过所述层间膜的接触孔。
[0026]步骤九、形成正面金属层，对所述正面金属层进行光刻刻蚀形成源极和栅极。
[0027]进一步的改进是，超级结器件为超级结N型MOSFET器件，还包括如下步骤:
[0028]步骤十、对所述硅外延基片进行背面研磨。
[0029]步骤十一、在所述硅外延基片背面形成N+掺杂的漏区。
[0030]步骤十二、形成背面金属层引出漏极。
[0031]进一步的改进是，所述P型柱的P型杂质包括硼元素。
[0032]本发明通过在沟槽形成后、进行外延填充沟槽前，进行带角度的N型离子注入，N型离子注入形成的N型注入层能提高N型柱侧面的N型掺杂浓度，该较高掺杂浓度的N型注入层能够中和从P型柱扩散过来的P型杂质如硼的区域，也即能防止P型柱的P型杂质扩散进入到N型柱中，避免出现P型柱宽度变宽、掺杂变淡以及N型柱的宽度变窄、掺杂变淡的情形出现，使P型柱和N型柱的宽度值保持稳定，掺杂浓度也能保持稳定，这能大大降低器件的源漏导通电阻。
[0033]另外，N型注入层本身具有高压N型柱内部的掺杂浓度，也能使得N型注入层局部位置处的电阻率降低，从而进一步的降低器件的源漏导通电阻。
【附图说明】
[0034]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0035]图1是本发明实施例方法流程图；
[0036]图2A-图2C是本发明实施例方法各步骤中的器件结构图；
[0037]图3是超级结N型MOSFET器件的源漏导通电阻(RDSON)的组成示意图；
[0038]图4是本发明实施例方法形成的超级结N型MOSFET器件和现有方法形成的超级结N型MOSFET器件RDSON的测试结果比较。
【具体实施方式】
[0039]如图1所示，是本发明实施例方法流程图；如图2A至图2C所示，是本发明实施例方法各步骤中的器件结构图；本发明实施例中的超级结器件以工作电压为600V、电流为5安的超级结N型MOSFET器件为例说明，本发明实施例超级结器件的制造方法包括如下制造步骤:
[0040]步骤一、如图2A所示，提供一 N型轻掺杂的硅外延基片I。本发明实施例中，所述硅外延基片I为区熔硅外延基片。所述硅外延基片I的电阻率为I欧姆.厘米?30欧姆.厘米，厚度为700微米以上。
[0041]在所述硅外延基片I的选定区域进行JFET注入的工艺，形成的JFET注入区6位于形成形成的各所述N型柱的顶部。
[0042]在所述硅外延基片I的选定区域进行P型体区7注入，形成的P型体区7位于后续形成的各P型柱9的顶部并延伸到P型柱9两侧的N型柱中。
[0043]通过调节所述P型体区7注入中的阈值电压调整注入来调节超级器件的阈值电压。
[0044]在所述硅外延基片I表面形成硬掩膜层。所述硬掩膜层为ONO结构，包括依次叠加于所述硅外延基片I表面的第一氧化层2、第二氮化层3和第三氧化层4。其中第一氧化层2和第二氮化层3的厚度设计需要满足阻挡住后续步骤三的N型离子注入的能量的最低厚度。
[0045]步骤二、如图2A所示，采用光刻工艺定义出沟槽区域，将所述沟槽区域的所述硬掩膜层去除；以所述硬掩膜层为掩膜对所述沟槽区域的硅进行刻蚀形成多个沟槽；各所述沟槽和由各相邻所述沟槽间的所述硅外延基片I组成的N型柱呈交替排列结构。
[0046]本发明实施例中，形成的所述沟槽的深度为I微米?50微米，宽度为2微米?10微米，所述沟槽的间距和宽度比为1:1以上。
[0047]步骤三、如图2A所示，在所述沟槽的底部和侧壁表面形成牺牲氧化层5，之后再将所述牺牲氧化层5去除，这样能消除沟槽的底部和侧壁表面的缺陷，使沟槽的底部和侧壁表面光滑。
[0048]如图2B所示，以所述硬掩膜层为掩膜进行带角度的N型离子注入并在