半导体装置及其制造方法
【技术领域】
本发明涉及半导体装置及其制造方法，特别是，涉及具有横向型高耐压元件的半导体装置和上述半导体装置的制造方法。
【背景技术】
作为具有横向型高耐压元件的半导体装置，对用于使感应电动机等负载动作的驱动电路进行说明。在驱动控制电路中，设置有:低电位侧电路，其以基板电位为基准，对IGBT(Insulated Gate Bipolar Transistor)等半导体元件的开关动作进行控制；高电位侧电路，其以比基板电位高的规定电位(高电压)为基准，对半导体元件的开关动作进行控制；以及电位转换电路，其进行高电位侧电路和低电位侧电路之间的信号传递。
高电位侧电路与低电位侧电路之间电隔离。在构造方面，利用以将形成有高电位侧电路的高电位侧电路区域的周围包围的方式形成的高耐压分离区域，将高电位侧电路区域和形成有低电位侧电路的低电位侧电路区域电隔离。
高耐压分离区域利用RESURF(降低表面电场)构造(效应)而将基板电位和高电压电隔离。即，在高耐压分离区域中，N型的杂质区域的杂质的浓度(CN)和杂质区域的厚度(d)设定为，满足RESURF条件(CNX d <规定浓度)。此外，作为公开有RESURF构造的文献的例子，存在非专利文献 I (J.A.Appels and H.M.J Vaes〃High voltage thin layerdevices (RESURF devices) "IEDM, pp238_2411979.)以及非专利文献 2 (J.A.Appels, M.G.Collet, P.A.H.Hart, H.M.J.Vaes and J.F.C.M.Verhoeven^Thin layer high-voltagedevices(RESURF devices)"Philips J.Res.35，1-13, 1980.)。
作为高电位侧电路区域的布局图案，例如，在采用矩形形状的图案的情况下，在图案以直线状延伸的部位，高耐压分离区域以直线状延伸(直线部)，在图案的角部，高耐压分离区域成为扇形形状(角部)。因此，高耐压分离区域由直线部和角部构成。
以往，在高耐压分离区域中，直线部的杂质浓度和角部的杂质浓度设定为相同浓度。
[0008]高耐压分离区域的N型的杂质区域与低电位侧电路区域的P型的杂质区域接触。高电位侧电路区域和低电位侧电路区域的耐压，由在向N型的杂质区域和P型的杂质区域接触的PN结施加了反向电压的情况下的耗尽层的伸展决定。
[0009]这里，在高耐压分离区域的直线部和角部中，针对相同面积的PN结面积，角部的体积(VC)比直线部的体积(VL)小。这样，在N型的杂质区域的杂质浓度(CN)和P型的杂质区域的杂质的浓度(CP)相同的情况下，角部的杂质的原子数量(CNXVC)变得比直线部的杂质的原子数量(CPXVL)少。
[0010]因此，存在如下问题，S卩，在直线部和角部中，耗尽层的伸展不同，无法在直线部和角部中同时确保相同的耐压(最大耐压)，半导体装置的耐压由直线部以及角部之中耐压低的一方的耐压决定。
【发明内容】
[0011]本发明就是为了解决上述问题点而提出的，其一个目的在于提供能够抑制耐压下降的半导体装置，其另一个目的在于提供上述半导体装置的制造方法。
[0012]本发明所涉及的半导体装置具有:半导体基板，其具有主表面；第I导电型的第I半导体层；第2导电型的第2半导体层；第I区域；第2区域；以及第2导电型的分离区域。第I导电型的第I半导体层以覆盖半导体基板的主表面的方式形成。第2导电型的第2半导体层以从第I半导体层的表面开始到达第I深度的方式形成。第I区域配置于第I半导体层，形成有由第I电压驱动的第I电路。第2区域配置于第2半导体层，形成有由比第I电压高的第2电压驱动的第2电路。第2导电型的分离区域具有宽度，其在第2半导体层上，以将第2区域包围的方式，沿着第2区域而形成，而将第I区域和第2区域电隔离。第2区域作为布局图案包含有直线图案以及角图案。分离区域具备第3半导体层和第4半导体层。第3半导体层具有第2导电型的第I杂质，且以一定宽度和第I厚度位于沿着直线图案的位置，并与第I半导体层接合。第4半导体层具有第2导电型的第2杂质，且以一定宽度和第2厚度位于沿着角图案的位置，并与第I半导体层接合。将第4半导体层和第I半导体层接合的接合面的面积设为面积A。在第3半导体层中，将具有使第3半导体层和第I半导体层接合的接合面的面积成为与面积A相同的面积的宽度以及第I厚度的区域，设为区域A。以第4半导体层的第2杂质的原子数量、和第3半导体层的区域A中的第I杂质的原子数量成为相同数量的方式，设定第3半导体层的第I杂质的浓度和第I厚度、以及第4半导体层的第2杂质的浓度和第2厚度。
[0013]本发明所涉及的半导体装置的制造方法具有以下工序。准备具有主表面的半导体基板。以将半导体基板的主表面覆盖的方式，形成用于配置第I区域的第I导电型的第I半导体层。以从第I半导体层的表面开始到达第I深度的方式，形成用于第2区域的第2导电型的第2半导体层。在第2半导体层上，形成具有宽度的分离区域，该分离区域以将第2区域包围的方式沿着第2区域到达第I深度。在第I区域上，形成由第I电压驱动的第I电路。在第2区域上，形成由比第I电压高的第2电压驱动的第2电路。在第2区域中，形成作为布局图案包含直线图案以及角图案的布局图案。形成分离区域的工序具有如下工序:通过沿着直线图案将第2导电型的第I杂质导入，形成具有宽度、并到达第I深度的第3半导体层；以及通过沿着角图案将第2导电型的第2杂质导入，形成具有宽度、并到达第I深度的第4半导体层。将第4半导体层和第I半导体层接合的接合面的面积设为面积A。在第3半导体层中，将具有使第3半导体层和第I半导体层接合的接合面的面积成为与面积A相同的面积的宽度、并到达第I深度的区域，设为区域A。在形成第3半导体层以及第4半导体层的工序中，以向第4半导体层导入的第2杂质的原子数量、和向区域A导入的第I杂质的原子数量成为相同数量的方式，对向用于形成第3半导体层的区域导入的第I杂质、和向第4半导体层导入的第2杂质进行调整。
[0014]根据本发明所涉及的半导体装置，在分别施加了第I电压和第2电压时，在分离区域中，在第3半导体层中伸展的耗尽层的宽度和在第4半导体层中伸展的耗尽层的宽度相同。由此，能够抑制耐压下降。
[0015]根据本发明所涉及的半导体装置的制造方法，在分别施加了第I电压和第2电压时，在分离区域中，在第3半导体层中伸展的耗尽层的宽度和第4半导体层中伸展的耗尽层的宽度相同。由此，能够得到能够抑制耐压下降的半导体装置。 本发明的上述以及其他目的、特征、方案以及优点，通过与附图相关联进行理解的关于本发明的以下详细说明，能够变得清楚变得明确。
【附图说明】
[0016]图1是表示本发明的各实施方式所涉及的具备高耐压元件的半导体装置的一个例子的框图。
图2是本发明的各实施方式所涉及的具备高耐压元件的半导体装置的俯视图。
图3是图2所示的剖面线II1-1II处的剖面图。
图4是本发明的实施方式I所涉及的具备高耐压元件的半导体装置的俯视图。
图5是在该实施方式中图4所示的剖面线V-V处的剖面图。
图6是在该实施方式中图4所示的剖面线V1-VI处的剖面图。
图7是表示用于说明半导体装置的问题点的直线部的剖面斜视图。
图8是表示用于说明半导体装置的问题点的角部的剖面斜视图。
图9是在该实施方式中用于说明半导体装置的作用效果的第I图，示出分别在PN接合面以及N + /N界面产生的电场曲线。
图10是在该实施方式中用于说明半导体装置的作用效果的第2图，示出分别在PN接合面以及N + /N界面产生的电场曲线。
图11是在该实施方式中用于说明半导体装置的作用效果的局部俯视图，示出高耐压分离区域。
图12是示出在该实施方式中用于说明半导体装置的作用效果的角部的剖面斜视图。
图13是示出在该实施方式中用于说明半导体装置的作用效果的直线部的剖面斜视图。
图14是示出在该实施方式中半导体装置的制造方法的主要工序的流程的图。
图15是示出在实施方式中杂质向高耐压分离区域的分配流向的图。
图16是示出在该实施方式中向高耐压分离区域分配杂质的一个工序的俯视图。
图17是示出在该实施方式中在图16所示的工序之后进行的工序的俯视图。
图18是示出在该实施方式中在图17所示的工序之后进行的工序的俯视图。
图19是表示在本发明的实施方式2所涉及的具备高耐压元件的半导体装置的制造方法中杂质向高耐压分离区域的分配流向的图。
图20是示出在该实施方式中向高耐压分离区域分配杂质的一个工序的俯视图。
图21是示出在该实施方式中在图20所示的工序之后进行的工序的俯视图。