功率半导体器件及其制造方法
【专利说明】功率半导体器件及其制造方法
[0001]相关申请
[0002]本申请要求于2013年11月15日在美国专利商标局提交的临时专利申请第61/905，019号的优先权，以及于2014年I月6日在韩国知识产权局提交的韩国专利申请第10-2014-0001516号的优先权，将其公开通过引用结合于此。
技术领域
[0003]本公开涉及功率半导体器件及其制造方法。
【背景技术】
[0004]近来，由于就制造具有各种形状的绝缘栅双极晶体管(IGBT)器件而言的显著进步，IGBT已经广泛地用在大容量的工业产品和电动汽车以及家庭用具中。
[0005]所述IGBT器件的一个主要的优势为与金属氧化物半导体场效应晶体管(MOSFET)不同的双极性操作，其可以产生电导率调制现象，使得取决于晶片原料的串联电阻在导通操作时可以降低。
[0006]具体地，在高击穿电压和高电流产品中，与MOSFET相比，IGBT器件通过减少串联电阻而具有显著的低正向传导损耗，使得功耗可以降低。
[0007]因此，近来IGBT技术的研究已经向着显著增加电导率调制现象的技术发展。具体地，已经积极地开发了积累空穴的技术。
[0008]由于IGBT器件中的空穴被注入在P型集电极层中并且向着发射极层逐渐湮灭，所以，越靠近所述发射极层，传导损耗越高。
[0009]为了解决该问题，已经应用了减少成为空穴的最终移动路径的沟槽之间的间隔，即，台面区域的宽度以限制空穴的移动的技术。
[0010]在以下的相关技术文献(专利文献I)中已经公开了绝缘栅双极晶体管(IGBT)。
[0011][相关技术文献]
[0012](专利文献1)US2011-0180813A
【发明内容】
[0013]本公开的一方面可以提供一种能够显著地增加电导率调制现象的功率半导体器件及其制造方法。
[0014]根据本公开内容的一方面，功率半导体器件可以包括:基板，具有一个表面和与所述一个表面相对的另一个表面并且由第一导电型漂移层形成；第二导电型半导体基板，形成在所述基板的另一个表面上；第一导电型扩散层，形成在所述基板中并且杂质浓度高于漂移层的杂质浓度；第二导电型阱层，形成在所述基板的一个表面内；沟槽，从包括阱层的所述基板的一个表面形成，以在深度方向上穿透扩散层；第一绝缘膜，形成在包括沟槽的内壁所述基板的表面上；以及第一电极，形成在所述沟槽中，其中，扩散层在深度方向上的的杂质掺杂分布的峰值点在阱层的下表面和沟槽的下表面之间的区域中，以及扩散层在横向上的杂质掺杂浓度的峰值点在接触沟槽的侧面区域中。
[0015]扩散层在深度方向上的杂质掺杂分布的峰值点可以在阱层的下表面和沟槽的下表面之间的区域中。
[0016]阱层在深度方向上的杂质掺杂分布的峰值点可以位于所述基板的一个表面中。
[0017]扩散层可以以半圆形形成在基于沟槽的中心部的至少一侧上，并且接触相邻的扩散层形成单层。
[0018]扩散层在深度方向上的杂质掺杂分布的峰值点可以形成为在深度方向上与阱层隔开。
[0019]当高电流流过时，可以在扩散层的中心部形成空穴移动穿过的路径。
[0020]根据本公开的另一个方面，一种功率半导体器件可以包括:基板，具有一个表面和与所述一个表面相对的另一个表面并且由第一导电型漂移层形成；第二导电型半导体基板，形成在所述基板的另一个表面上；第一导电型扩散层，形成在所述基板中并且杂质浓度高于漂移层的杂质浓度；第二导电型阱层，形成在所述基板的一个表面内；沟槽，从包括阱层的所述基板的一个表面形成，以在深度方向上穿透扩散层；第一绝缘膜，形成在包括沟槽的内壁的所述基板的表面上；以及第一电极，形成在沟槽中，扩散层的在深度方向上的杂质掺杂分布的峰值点位于阱层的下表面和沟槽的下表面之间的区域中。
[0021]根据本公开的另一方面，一种制造功率半导体器件的方法可以包括:准备具有一个表面和与所述一个表面相对的另一个表面并且由第一导电型漂移层形成的基板；形成具有用于在基板的一个表面中形成沟槽的开口部分的蚀刻掩模；从基板的一个表面在深度方向上形成对应于开口部分的初级沟槽；通过将第一导电型杂质注入至初级沟槽中并执行热扩散处理从而使得注入的杂质向邻近的其他初级沟槽扩散，来形成杂质浓度高于漂移层的第一导电型扩散层；通过形成次级沟槽以从初级沟槽的下表面在深度方向上延伸并穿透扩散层，来完成最终沟槽；以及在基板的一个表面形成第二导电型阱层。
[0022]扩散层在横向上的杂质掺杂浓度的峰值点位于接触最终沟槽侧面的区域中。
[0023]扩散层在深度方向上的杂质掺杂分布的峰值点位于阱层的下表面和沟槽的下表面之间的区域中。
[0024]可以将第二导电型杂质注入至基板的一个表面，从而使得阱层的掺杂分布的峰值点位于基板的一个表面中，来执行阱层的形成。
【附图说明】
[0025]从以下结合附图的详细说明中，将更清楚地理解本公开的以上和其他方面、特征以及其他优点，其中:
[0026]图1至图6是用于描述根据本公开示例性实施方式的制造功率半导体器件的方法的处理截面图；
[0027]图7是示出基于图6的A-A’线的各个区域的掺杂分布的曲线图；
[0028]图8是示意性地示出饱和电压Vce (sat)和阈电压VGE (th)根据扩散层的杂质浓度而改变的曲线图；
[0029]图9是通过根据Vce的改变测量Ic而获得的曲线图；
[0030]图10是示出在深度方向上根据功率半导体器件的深度的累积的空穴的量的模拟结果的曲线图；
[0031]图11是示出基于图6的B-B’线的各个区域的掺杂分布的曲线图；以及
[0032]图12是图6的C部分的放大图，并且示意性地示出当功率半导体器件导通时电子流和空穴流的流动的截面图。
【具体实施方式】
[0033]在下文中，将参照附图详细说明本公开的实施方式。然而，本发明可以许多不同的形式来体现并且不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式将使得本公开详尽和完整，并且向本领域中的技术人员充分传达本公开的范围。在附图中，为清楚起见，元件的形状和尺寸可被放大，并且将通篇使用相同参考标号来指代相同的或者相应的元件。
[0034]功率开关可以通过功率金属氧化物半导体场效应晶体管(MOSFET)、绝缘栅双极晶体管(IGBT)、具有各种形状的半导体闸流管以及与以上提及的器件相似的器件中任一个来实施。在本文中公开的大部分新技术将基于IGBT来描述。然而，本文中公开的本公开的若干示例性实施方式并不限于IGBT，除IGBT之外，同样可以应用至包括功率MOSFET和几种类型的半导体闸流管的功率开关技术。此外，本公开的若干示例性实施方式将被描述为包括特定的P型和η型区域。然而，本文中公开的若干区域的导电型可以应用于具有相反导电型的类似器件。
[0035]此外，本文中使用的η型或者P型可以定义为第一导电型或者第二导电型。同时，第一导电型和第二导电型表示不同的导电型。
[0036]此外，通常“ + ”表示区域被重掺杂的状态，以及表示区域被轻掺杂的状态。
[0037]在下文中，为了使描述清楚，将描述第一导电型是η型以及第二导电型是P型的情况，但是本公开不限于此。
[0038]在附图中，X轴方向指横向，以及y轴方向指深度方向。
[0039]在下文中，为清楚说明，首先将描述制造功率半导体器件的方法。
[0040]制造功率半导体器件的方法
[0041]图1至图6是用于描述根据本公开示例性实施方式的制造功率半导体器件的方法的示意性处理截面图。
[0042]在下文中，将参考图1至图6描述根据本公开的示例性实施方式的制造功率半导体器件的方法。
[0043]首先，参照图1，可以形成具有一个表面和与一个表面相对的另一个表面并且由第一导电型漂移层120形成的基板。
[0044]在这种情况下，漂移层120可具有对应N型的导电型，但不限于此。
[0045]随后参照图1，可以在基板的一个表面上形成具有用于形成沟槽的开口部分的蚀刻掩模10。
[0046]蚀刻掩模10可以由氧化物形成。
[0047]由于蚀刻掩模10是由氧化物形成，所以可以顺序执行离子注入和热扩散处理。
[0048]此外，由于蚀刻掩模10可以由氧化物形成，所以可以使用一个蚀刻掩模10来处理初级沟槽130a和次级沟槽130b。
[0049]随后参照图1，可以从基板的表面在深度方向上形成对应于开口部分的初级沟槽130ao
[0050]然后，参照图2和图3，通过对初级沟槽130a执行离子注入和热扩散处理，可以形成浓度比第一导电型漂移层120的浓度高的第一导电型扩散层140。
[0051]在这种情况下，第一导电型扩散层140可以被形成为具有比第一导电型漂移层120的浓度高的浓度。
[0052]例如，扩散层140可具有对应于NO型的导电型。
[0053]由于扩散层140利用蚀刻掩模10形成在所述沟槽130a的下部，而不是形成在功率半导体器件的端部区域，所以，可以防止功率半导体器件的击穿电压的降低等，从而可以提高功率半导体