具有屏蔽层的深耗尽型mos晶体管及其方法
【技术领域】
[0001] W下公开一般设及半导体器件和加工并且更具体地设及与减少晶体管器件中的 亚阔值漏电流相关的方法，该公开包括低泄漏晶体管的结构和制造方法。
【背景技术】
[0002] 许多集成电路设计中使用执行特定功能的各种电池。集成电路可包括逻辑器、存 储器、控制器、和其他的功能块。在半导体工艺中，通常使用CMOS工艺制造半导体集成电 路。晶体管形成在半导体衬底中，并且通常设及导致栅极W及相邻的源极和漏极的制造步 骤的序列，该源极和漏极形成在沟道中。晶体管的关键设定为阔值电压。设定阔值电压的 已知方法是将渗杂剂放置在与源极和漏极的渗杂剂相反的极性的沟道区域中。沟道渗杂的 变形包括大量地输送渗杂材料W填充沟道的容积。其他的技术包括使用环型注入（pocket implant)(也被称为环状渗杂化alo doping))，其中，沟道渗杂的离子注入被限制到小的空 间，该小的空间仅邻接源极和漏极的每个边缘，使得沟道容积的其余部分可基本上保持未 渗杂，从而精确地设定阔值电压。然而，随着器件缩小，渗杂剂的精确放置越来越困难，环状 渗杂工艺并不完美，并导致杂散的渗杂材料位于沟道区域中不期望的位置处，使得精确设 定阔值电压非常困难。在绘制电路设计时，阔值电压变化已经成为日益严重的问题和限制， 否则其能够利用晶体管尺寸缩放的优势。作为不精确的阔值电压设定的结果，当晶体管的 尺寸随时间持续缩放时，供应电压并未随时间持续进行相关的期望的缩小。电源未缩放阻 碍了设计者创建改进的、减小的功率集成电路的能力。
[0003] 虽然低阔值电压器件往往具有更高的亚阔值漏功率，但是低阔值电压器件一般用 于高速电路。因此，设计师往往设计较高的阔值电压。较高阔值电压的常见器件设计为在 晶体管沟道中输送渗杂剂，该渗杂剂具有与源极和漏极中的渗杂剂的极性相反的极性。在 晶体管沟道中设置渗杂剂的优点在于控制短沟道效应得到了相对改进。然而，当关键尺寸 减小时，同时沟道中每单位容积的渗杂剂数量相对增大，很有可能在重渗杂的源极/漏极 区域和沟道区域之间形成结，从而产生用于结泄漏的路径。
【附图说明】
[0004] 为了更完整的理解本文和其优点，现在参照W下说明并且参照附图，其中，相同的 附图编号表示相同的零件，其中：
[0005] 图1示出深耗尽型沟道值DC)晶体管的实施例的横截面视图；
[0006] 图2A和2B示出用于缩放DDC晶体管W控制短沟道效应的示例性方案；
[0007] 图3示出用于制造具有升高的外延LDD区域的DDC晶体管的工艺流的实施例； [000引图4A-4F示出当孤C晶体管基本按图3所提供的工艺流进行制造时的孤C晶体管 的示意性横截面视图；
[0009] 图5A-5D示出具有不同源极漏极结构和不同沟道渗杂分布的DDC晶体管的各种实 施例的横截面视图W及渗杂分布对比；
[0010] 图6A-6B示出对于在LDD注入区域具有或不具有Ge PAI的示例性DDC晶体管的 Vt滚降（roU-off)差和DI化差；
[0011] 图7示出具有或不具有Ge PAI W影响有效沟道长度改变的DDC晶体管的横向净 渗杂分布；
[001引图8A-8C示出用于制造具有凹陷的栅极结构的示例性工艺的步骤；
[001引图9A-9D除了示出用于导致阔值电压变化的屏蔽注入剂量的走向之外，还示出具 有不同源极/栅极形状的示例性DDC晶体管结构通道部分和专口相对于其放置的屏蔽区 域；
[0014] 图10A-10B示出具有相对于各个源极/漏极结构定位的屏蔽区的DDC晶体管结 构；
[0015] 图11A-11B示出未渗杂的SiGe层厚度对根据某些实施例的示例性DDC晶体管的 亚阔值漏电流的影响；
[0016] 图12A-12C示出屏蔽区相对于SiGe突起的位置的定位并且与SiGe突起的位置未 对准的影响；
[0017] 图13是示出用于在晶体管上实现多个晶体管器件的制造工艺的流程图；
[001引图14A-14B示出当渗杂材料注入通过具有不同厚度的ISSG氧化层时的屏蔽区渗 杂分布差异；
[0019] 图15示出注入通过具有不同厚度的ISSG氧化层的屏蔽区的示例性亚阔值漏电流 走向；
[0020] 图16示出支持多个晶圆（die)的半导体晶片（wafer)，其中每个半导体晶片能够 支持多个电路块，每个块具有一个或多个晶体管类型。
【具体实施方式】
[0021] 尽管电子器件通常构造为仿佛晶体管在结构和性能上是相同的，实际上，几乎不 可能制造出两个完全相同的晶体管，尤其是纳米级晶体管。当考虑如何在同一晶圆上匹配 宽间隔（其可W分开为数万纳米）的晶体管的性能，如何在同一晶片中匹配邻近的晶圆上 的晶体管的性能，如何匹配在不同晶片上的晶体管的性能，或者甚至如何匹配在不同的制 造设施处制造的晶体管时，该问题甚至更加严重。由于工艺差异，半导体器件的任一特征 (包括使得晶体管的电压特性发生变化的功函数、阶梯高度、或随机渗杂剂波动）可能会发 生变化，例如在图案中的能够改变沟道、栅极、或间隔大小的变化，或者在沉积或注入步骤 中的能够导致差异的变化。
[0022] 当晶体管尺寸缩小时，晶体管匹配的问题会增加。阔值电压失配的增加通常与晶 体管面积的平方根成反比。对于某些晶体管属性（例如亚阔值电流或阔值电压变化），纳米 级晶体管中的匹配变化可W大到足W损害功能性，最终导致低的良品率。此外，设及将渗杂 剂引入到晶体管沟道的许多共同的CMOS处理技术能够导致沟道附近的渗杂剂配置显著变 化，从而影响晶体管工作时的电压。
[0023] 许多集成电路设计使用执行特定功能的各种电池。集成电路可W包括逻辑器、存 储器、控制器、和其他的功能模块。在半导体工艺中，通常使用CMOS工艺制造半导体集成电 路。晶体管形成在半导体衬底中，并且通常设及导致栅极W及相邻的源极和漏极的制造步 骤的序列，源极和漏极形成在沟道中。晶体管的关键属性为阔值电压，阔值电压确定晶体管 能被导通时的电压。低阔值电压器件一般用于高速电路。虽然可W根据用于电路模块的设 计参数和期望特性使用一系列阔值电压设定，但是高阔值电压器件一般用于低功率电路。 从说明书中已知对于器件来说阔值电压中的变化是不期望的。通常W与栅氧化层相邻的直 接沟道注入的方式或者W与源极和漏极相邻的环型注入或环注入的方式，通过将渗杂剂嵌 入到晶体管沟道中设定阔值电压。在注入的沟道区域中，由于随机渗杂剂波动，阔值电压的 变化可能会出现。当关键尺寸缩小时，由于与晶体管沟道的尺寸相对应的渗杂更大，变化问 题会恶化，因此当受影响的沟道的容积更小时，对渗杂剂波动产生更大的影响。实际上，尽 管已经改进CMOS技术W允许关键尺寸持续缩小，但是由于晶体管变化的持久性，相关的并 且期望的电压下降并未随之而来。
[0024] 本文公开了具有改进的阔值电压变化并且从而允许电压缩放的晶体管。提供了允 许可靠设定阔值电压W及改进的迁移率、跨导、驱动电流、强本体系数、和减小的结电容的 结构和制造方法的实施例。更具体地，公开了一种针对不同的晶体管器件类型导致不同的 vt目标的渗杂分布的实施例。
[0025] 图1示出具有增强体系数并且具有更精确地设定阔值电压Vt的能力的深度耗尽 沟道值DC)晶体管100。示例性孤C晶体管100包括栅电极102、源极104、漏极106、和位 于基本未渗杂的沟道110上方的栅极电介质128。分别与源极104和漏极106相邻定位的 轻渗杂的源极和漏极延伸（L孤或S呢）132朝向彼此延伸并且设定晶体管沟道长度。
[0026] DDC晶体管100示出为N-沟道晶体管，其具有由N型渗杂材料制成的源极和漏极， 并形成在设置有P阱114的衬底（作为P型渗杂娃衬底）上，其中P阱114形成在衬底116 上。此外，图1中的N-沟道DDC晶体管包括由P型渗杂材料制成的高渗杂的屏蔽区112和 由P型渗杂材料制成的阔值电压设定区。基本未渗杂的沟道110优选利用外延生长娃层形 成，该外延生长娃层使用意图导致未渗杂的晶体娃的工艺配方。虽然基本未渗杂的沟道110 在本文中可W被指代为"未渗杂的沟道"，但是应当理解由于在其它的固有外延工艺中不可 避免地引入一些外来材料，存在最低水平或基线水平的渗杂剂。在一般情况下，"未渗杂沟 道"优选具有小于5X 10"原子/cm 3的浓度。然而，期望将沟道110保持在未渗杂的状态。 在"未渗杂沟道"上施加变化。例如，未渗杂沟道可W是单晶娃、碳化娃、娃错、错或其他的 半导体材料。
[0027] 可W实施DDC晶体管100的特征W导致各种晶体管器件类型。该些晶体管器件类 型包括但不限于；P-阳T、N-阳T、专口针对数字或模拟电路应用的FET、高压FET、高/中/低 频FET、被优化W在不同的电压或电压范围下工作的FET、低/高功率FET、W及低/中/高 阔值电压晶体管（即，低Vt、中Vt、或高Vt-也被分别称为LVt、RVt、或HVt)等。通常通过 电气特性（例如，阔值电压、迁移率、跨导、线性度、噪声、功率）区分晶体管器件类型，该反 过来使得其本身适用于特定的应用（例如，信号处理或数据存储）。由于复杂的集成电路 (例如，诸如巧片上的系统（SoC))可W包括具有不同晶体管器件类型W实现期望的电路性 能的许多不同的电路模块，所W期望使用能被容易制造的晶体管结构，W导致各种不同的 晶体管器件类型。
[002引用于形成DDC晶体管的方法可W从形成屏蔽区112开始。在某些实施例中，通过 在衬底116上设置P阱114并且在其上注入屏蔽区渗杂材料来形成屏蔽区。通常，从极性 方面来看，屏蔽区渗杂材料与阱渗杂匹配。可w使用其它方法（例如原位渗杂外延娃沉积 或随后为离子注入的外延娃沉积）形成屏蔽区，W导致从栅极11向下嵌入竖直距离的重渗 杂的屏蔽区112。优选