三维堆叠封装芯片中的电感及其制备方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，特别是涉及一种三维堆叠封装芯片中的电感及其制备方法。
【背景技术】
[0002]电感广泛应用于各种各样的集成电路应用中。芯片上电感为可将能量储存在由穿过其的电流所产生的磁场中的无源电组件。电感可为形如包括一个或一个以上“匝”的线圈的导体。所述匝将由流经所述导体的每一匝的电流所感应的磁场通量集中于所述电感匝内的“电感性”区域中。
[0003]匝的数目与匝的大小影响电感的电感量，然而，随着集成电路的高速发展，在芯片上需要集成更多的器件，使的器件的尺寸越来越小，从而限制了电感的匝数与匝的大小，造成电感的电感量不高。并且，在射频(RF)集成电路中，由于在衬底中需要注入较高浓度离子掺杂，使得衬底的电阻降低，造成射频(RF)集成电路中，电感的Q值相比下降。
[0004]在现有技术中，为了提高电感的Q值，在衬底与电感之间制备金属屏蔽层，以增加电感和地之间的电容，然而，该方法会降低所述电感的频率。
【发明内容】
[0005]本发明的目的在于，提供一种三维堆叠封装芯片中的电感，能够在不改变所述电感的频率的前提下，提高所述电感的Q值。
[0006]为解决上述技术问题，本发明提供一种三维堆叠封装芯片中的电感，包括:
[0007]第一晶圆，包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一电感，所述第一衬底背离所述第一电介质层的一侧设置有一开槽，所述开槽至少完全暴露出正对所述电感的所述第一电介质层；
[0008]第二晶圆，包括第二衬底以及位于所述第二衬底一侧的第二电介质层；
[0009]所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合。
[0010]进一步的，在所述三维堆叠封装芯片中的电感中，所述第二衬底的电阻率大于等于 200 Ω.cm。
[0011]进一步的，在所述三维堆叠封装芯片中的电感中，所述第二衬底为石英衬底或电阻率大于等于200 Ω.cm的娃衬底。
[0012]进一步的，在所述三维堆叠封装芯片中的电感中，所述第一电介质层包括η层互连层，所述电感位于第η层互连层，η为大于等于2的正整数。
[0013]进一步的，在所述三维堆叠封装芯片中的电感中，第η-1层互连层内还设置有一通电结构，所述通电结构与所述电感通过连接塞连接。
[0014]进一步的，在所述三维堆叠封装芯片中的电感中，所述通电结构的图形所述电的图形相同。
[0015]进一步的，在所述三维堆叠封装芯片中的电感中，所述第一衬底背离所述第一电介质层的一侧设置有一保护层。
[0016]进一步的，在所述三维堆叠封装芯片中的电感中，所述第一电介质层和第二电介质层的材料均为氧化物。
[0017]进一步的，在所述三维堆叠封装芯片中的电感中，所述第一衬底的厚度为2 μ m?5 μ m0
[0018]进一步的，在所述三维堆叠封装芯片中的电感中，所述第二衬底的厚度为500 μ m ?800 μ m0
[0019]根据本发明的另一面，还提供一种三维堆叠封装芯片中的电感的制备方法，包括:
[0020]提供一第一晶圆，所述第一晶圆包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一电感；
[0021]提供一第二晶圆，包括第二衬底以及位于所述第二衬底一侧的第二电介质层；
[0022]将所述第一晶圆与所述第二晶圆键合在一起，其中，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合；
[0023]在所述第一衬底背离所述第一电介质层的一侧制备一开槽，所述开槽至少完全暴露出正对所述电感的所述第一电介质层。
[0024]进一步的，在所述三维堆叠封装芯片中的电感的制备方法中，在所述第一衬底背离所述第一电介质层的一侧制备一开槽的步骤之前，还包括:
[0025]对所述第一衬底背离所述第一电介质层的一侧进行减薄；
[0026]在减薄后的所述第一衬底背离所述第一电介质层的一侧制备一保护层。
[0027]与现有技术相比，本发明提供的三维堆叠封装芯片中的电感具有以下优点:
[0028]1.在本发明提供的三维堆叠封装芯片中的电感中，在所述第一晶圆中，所述第一衬底背离所述第一电介质层的一侧设置有一开槽，所述开槽至少完全暴露出正对所述电感的所述第一电介质层，在不改变所述电感的频率的前提下，提高了所述电感的Q值；所述第一晶圆与所述第二晶圆键合在一起，所述第二晶圆的设置提高整个器件的机械强度；并且，所述三维堆叠封装芯片中的电感在制备的过程中，避免对所述第一晶圆进行过多的刻蚀等工艺，可以降低成本。
[0029]2.在本发明提供的三维堆叠封装芯片中的电感中，所述第二衬底的电阻率大于等于200Ω.cm，可以防止所述第二衬底漏电，实现整个器件的低功耗工作。
【附图说明】
[0030]图1为本发明一实施例中三维堆叠封装芯片中的电感的制备方法的流程图；
[0031]图2-图8为本发明一实施例的三维堆叠封装芯片中的电感的在制备过程中的芯片的尚J面不意图。
【具体实施方式】
[0032]下面将结合示意图对本发明的三维堆叠封装芯片中的电感的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
[0033]为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0034]在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0035]本发明的核心思想在于，提供一种三维堆叠封装芯片中的电感，包括:第一晶圆，包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一电感，所述第一衬底背离所述第一电介质层的一侧设置有一开槽，所述开槽至少完全暴露出正对所述电感的所述第一电介质层；第二晶圆，包括第二衬底以及位于所述第二衬底一侧的第二电介质层；所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合。
[0036]在所述第一晶圆中，所述第一衬底背离所述第一电介质层的一侧设置有一开槽，所述开槽至少完全暴露出正对所述电感的所述第一电介质层，在不改变所述电感频率的前提下，提高了所述电感的Q值；所述第一晶圆与所述第二晶圆键合在一起，所述第二晶圆的设置提高整个器件的机械强度；并且，所述三维堆叠封装芯片中的电感在制备的过程中，避免对所述第一晶圆进行过多的刻蚀等工艺，可以降低成本。
[0037]根据本发明的核心思想，还提供一种制备方法，如图1所示，包括:
[0038]步骤Sll:提供一第一晶圆，所述第一晶圆包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一电感；
[0039]步骤S12:提供一第二晶圆，包括第二衬底以及位于所述第二衬底一侧的第二电介质层；
[0040]步骤S13:将所述第一晶圆与所述第二晶圆键合在一起，其中，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合；
[0041]步骤S14:在所述第一衬底背离所述第一电介质层的一侧制备一开槽，所述开槽至少完全暴露出正对所述电感的所述第一电介质层。
[0042]以下，请参阅图1-图8具体说明本发明的三维堆叠封装芯片中的电感及其制备方法，其中，图1为本发明一实施例中三维堆叠封装芯片中的电感的制备方法的流程图；图2-图8为本发明一实施例的三维堆叠封装芯片中的电感的在制备过程中的芯片的剖面示意图。
[0043]首先，如图2所不，进行步骤S11，提供一第一晶圆100，所述第一晶圆100包括第一衬底110以及位于所述第一衬底110 —侧的第一电介质层120。所述第一衬底110 —般为娃衬底，所述第一电介质层120的材料一般为氧化物。所述第一电介质层120内形