半导体器件及其制造方法
【技术领域】
[0001]本公开涉及半导体领域，更具体地，涉及一种半导体器件及其制造方法。
【背景技术】
[0002]随着半导体器件的不断小型化，逐渐采用高K栅介质/金属栅配置代替传统的S12 /多晶娃栅配置。与之相适应，后栅(gate last)工艺正逐渐替代先栅(gate first)工艺。
[0003]在后栅工艺中，先利用牺牲栅堆叠来进行器件制造处理。随后，去除牺牲栅，并代之以真正的栅堆叠。然而，牺牲栅去除之后留下的空间正变得越来越小，因此要在其中填充真正的栅堆叠变得越来越困难。
【发明内容】
[0004]本公开的目的至少部分地在于提供一种半导体器件及其制造方法，以改善栅堆叠的填充。
[0005]根据本公开的一个方面，提供了一种制造半导体器件的方法。该方法可以包括:在衬底上形成牺牲栅堆叠；在牺牲栅堆叠的侧壁上形成栅侧墙；在衬底上形成层间电介质层，并对其平坦化，以露出牺牲栅堆叠；
[0006]部分地回蚀牺牲栅堆叠以形成开口 ；对所得的开口进行扩大，以使开口呈现从靠近衬底一侧向远离衬底一侧逐渐增大的形状；去除剩余的牺牲栅堆叠，并在栅侧墙内侧形成栅堆叠，其中栅堆叠包括栅介质层和栅导体层；部分地回蚀栅导体层；以及在回蚀后的栅导体层上形成应力施加层。
[0007]根据本公开的另一方面，提供了一种半导体器件。该半导体器件可以包括:衬底；在衬底上形成的栅堆叠，栅堆叠包括栅介质层和栅导体层；以及位于栅堆叠侧壁上的栅侧墙，其中，栅侧墙所限定的体积至少在其远离衬底一侧的一部分中呈现从靠近衬底一侧向远离衬底一侧逐渐增大的形状，其中，栅导体层相对于栅侧墙远离衬底一侧的端部凹进，且该半导体器件还包括覆盖栅导体层的应力施加层。
[0008]根据本公开的实施例，在去除牺牲栅堆叠之后，可以通过例如原子或离子轰击，来使栅侧墙内侧的空间至少在其上部扩大，特别是呈现从下向上逐渐增大的形状。这有助于改善随后栅堆叠向该空间中的填充。另外，还可以在栅堆叠上形成应力施加层(stressor),以进一步改善器件性能。
【附图说明】
[0009]通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0010]图1-8是示出了根据本公开实施例的制造半导体器件流程的示意图。
【具体实施方式】
[0011]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0012]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0013]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0014]根据本公开的实施例，提供了一种半导体器件。该半导体器件可以包括在衬底上形成的栅堆叠以及位于栅堆叠侧壁上的栅侧墙。栅侧墙所限定的体积在其远离衬底处相对于其靠近衬底处扩大。因此，这种形式的栅侧墙(在其内侧)限定了上大下小的空间(在此，将远离衬底一侧称作“上”，将靠近衬底一侧称作“下”)。从而，栅堆叠相对易于填充到这样的空间中。
[0015]根据一示例，栅侧墙所限定的体积至少在其位于远离衬底一侧(例如，上侧)的一部分中，可以从靠近衬底一侧(例如，下侧)向着远离衬底一侧(例如，上侧)尺寸逐渐增大，从而呈现例如上大下小的斗状。这样的栅侧墙易于制造。
[0016]栅堆叠可以包括各种合适的配置。例如，栅堆叠可以包括栅介质层(例如，高K栅介质层)和栅导体层(例如，金属栅导体层)的叠层，在它们之间还可以形成功函数调节层。栅堆叠可以用于平面型器件如M0SFET。具体地，栅堆叠可以形成于衬底中的有源区上，从而在有源区中限定沟道区。在沟道区两侧的有源区中，可以形成源区和漏区。另外，栅堆叠可以用于立体型器件如FinFET。具体地，栅堆叠可以与衬底上形成的鳍相交，并因此在鳍中限定沟道区。在沟道区两侧的鳍两端部中，可以形成源区和漏区。
[0017]根据一有利示例，栅堆叠没有填充满栅侧墙所限定的体积。例如，栅导体层可以相对于栅侧墙远离衬底一侧的端部(例如，上端部)凹进。凹进的栅导体层上可以覆盖有应力施加层(stressor)。这种情况下,可以通过应力施加层向沟道区施加应力，来改善器件性倉泛。
[0018]根据本公开的其他实施例，提供了一种制造半导体器件的方法，该方法尤其适用于后栅工艺。根据后栅工艺，可以在衬底上形成牺牲栅堆叠，然后可以利用牺牲栅堆叠进行器件制造(例如，形成源区和漏区)。随后，可以去除牺牲栅堆叠，从而在栅侧墙内侧留下栅槽。代替直接向栅槽中填充真正的栅堆叠，可以对栅侧墙进行处理，使栅槽在其上部增大。这样，可以相对容易地向栅槽中填充栅堆叠。为了在对栅侧墙处理期间保护有源区或鳍，在对栅侧墙处理之前，牺牲栅堆叠可以部分地去除，而在对栅侧墙处理之后，可以去除剩余的牺牲栅堆叠。对栅侧墙的处理例如可以通过原子和/或离子轰击来进行。根据一有利示例，可以采用等离子体溅射。
[0019]在对栅槽(特别是，其上部)进行扩大处理之后，可以在其中形成栅堆叠。根据一有利实施例，可以部分地回蚀栅导体层，然后可以在回蚀后的栅导体层上形成应力施加层。
[0020]本公开可以各种形式呈现，以下将描述其中一些示例。
[0021]图7是示出了根据本公开实施例的半导体器件的示意图。如图7所示，该半导体器件可以包括在衬底100上形成的栅堆叠。栅堆叠可以包括栅介质层110和栅导体层112。此外，该半导体器件还可以包括在栅堆叠侧壁(该示例中，栅介质层110)上形成的栅侧墙106。栅侧墙106可以被成形为使得其所限定的体积(例如，其内侧的体积，在该示例中，具体地是栅堆叠所占据的体积)在远离衬底处相对于靠近衬底处增大。在该示例中，所述体积在其上部呈现上大下小的斗状。栅导体层112可以凹进，以便在其上部形成应力施加层114。
[0022]另外，图7中还示出了衬底100上形成的层间电介质层108。该层间电介质层108的上表面可以与栅堆叠的上表面齐平。
[0023]该半导体器件例如可以如下来制造。
[0024]具体地，如图1所示，提供衬底100。衬底100可以是各种形式的合适衬底，例如体半导体衬底如S1、Ge等，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs, InSb、InGaSb等，绝缘体上半导体衬底(SOI)等。在此，以体硅衬底及硅系材料为例进行描述。但是需要指出的是，本公开不限于此。
[0025]在衬底100上可以形成牺牲栅堆叠。例如，可以通过淀积，依次形成牺牲栅介质层102和牺牲栅导体层104。牺牲栅介质层102可以包括氧化物(例如，S12),牺牲栅导体层104可以包括多晶硅。之后，例如通过光刻，可以将牺牲栅介质层102和牺牲栅导体层104构图为牺牲栅堆叠。可以牺牲栅堆叠为掩模，进行晕圈(halo)和延伸区(extens1n)注入。然后，可以在栅堆叠的侧壁上，形成栅侧墙106。例如，栅侧墙106可以通过在衬底上共形淀积一层氮化物(例如氮化硅)，并对该氮化物层进行选择性刻蚀如反应离子刻蚀(RIE)来形成。在图1中，示出了单层的栅侧墙106。但是，本公开不限于此。栅侧墙可以包括两层或更多层的配置。随后，可以栅堆叠和栅侧墙106为掩模，进行源/漏注入。还可以进行退火处理，以激活注入的离子，并形成源/漏区(未示出)。
[0026]另外，例如，如图1所示，还可以形成另外的材料层116。该材料层116可以淀积在整个器件的表面，并可以包括氮化物。淀积的氮化物的厚度可以为约5-50nm。该材料层116例如