一种半导体器件的制造方法
【技术领域】
[0001] 本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
【背景技术】
[0002] 在半导体技术领域中，对于先进的半导体技术，应力工程成为器件性能提升的最 重要的因素之一，而应力临近技术（StressProximityTechnology,简称SPT)则是在半导 体器件的制造方法中经常被采用的一种技术。应力临近技术通过缩小栅极两侧的侧壁的厚 度(例如去除主侧壁）使应力更加临近沟道(一般应用于NM0S)，来提高半导体器件的性能。 并且，应力临近技术还可以改善层间介电层（ILD)间隙填充的工艺余量。
[0003] 在现有技术中，湿法刻蚀和干法刻蚀均可以被用于去除栅极侧壁以实现应力临近 技术（SPT)。对于湿法刻蚀实现SPT，如果刻蚀时间过长，将损害PMOS器件中的锗硅（SiGe) 层，甚至损害金属硅化物(例如=NiSi);如果刻蚀时间过短，则导致栅极硬掩膜(一般为氮化 硅）和栅极侧壁(一般为氮化硅）的残留。其中，锗硅层的损害是影响良率的一个主要因素。 对于干法刻蚀实现SPT，为同时去除栅极硬掩膜(一般为氮化硅）和栅极侧壁(一般为氮化 硅)需要进行大剂量的刻蚀，而大剂量的刻蚀将导致金属硅化物遭到严重的破坏。而如果在 干法刻蚀SPT或湿法刻蚀SPT之后栅极硬掩膜残留太多，将影响后续形成层间介电层过程 中层间介电层的填充能力和层间介电层的CMP工艺。因此，避免锗硅层以及金属硅化物受 到破坏与完全去除栅极硬掩膜之间的工艺余量，往往难以得到有效控制。而这将严重影响 半导体器件的性能和良率。
[0004] 下面，结合图IA-图ID简要介绍一下现有技术中存在的上述问题。图IA至ID示 出了现有技术中的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖面图。其 中，在图IB中，图IB-I为采用湿法刻蚀进行SPT时通过长时间刻蚀保证栅极硬掩膜被完全 去除的情况下形成的图形的示意性剖视图，图1B-2为采用湿法刻蚀进行SPT时通过较短时 间刻蚀保证锗硅层和金属硅化物不被破坏的情况下形成的图形的示意性剖视图；图IB-C 为采用干法刻蚀进行SPT时通过长时间刻蚀保证栅极硬掩膜被完全去除的情况下形成的 图形的示意性剖视图，图1B-4为采用干法刻蚀进行SPT时通过较短时间刻蚀保证金属硅化 物不被破坏的情况下形成的图形的示意性剖视图。
[0005] 该半导体器件的制造方法，包括如下步骤：
[0006] 步骤El:提供半导体衬底100,在所述半导体衬底100上形成NMOS和PMOS的栅极 101、栅极硬掩膜102和间隙壁103,并形成位于所述PMOS的栅极101两侧的锗硅层105、位 于所述间隙壁103两侧的主侧壁104以及位于所述NMOS和所述PMOS的源极与漏极区域的 金属硅化物106,如图IA所示。
[0007] 其中，栅极硬掩膜102的材料一般为氮化硅（SiN)。主侧壁104可以包括第一主侧 壁1041和位于其外侧的第二主侧壁1042 (如图IA所示)，其中，第一主侧壁1041的材料为 氧化硅，第二主侧壁1042的材料为氮化硅。
[0008] 其中，在本步骤中，还可以包括形成源极和漏极的步骤，以及现有技术中的其他步 骤。
[0009] 示例性地，半导体衬底100选用单晶硅衬底。该半导体衬底100上还可以包括浅 沟槽隔离、阱区等结构，此处并不对此进行限定。
[0010] 步骤E2 :进行应力临近技术（SPT)。经过SPT，形成的图形一般如图IB所示。
[0011] 其中，在现有技术中，进行SPT所采用的刻蚀工艺可以为湿法刻蚀或干法刻蚀，具 体区分情况简要介绍如下：
[0012]1、采用湿法刻蚀进行SPT
[0013] 其中，湿法刻蚀一般采用磷酸（H3PO4)作为刻蚀液。
[0014] 在采用湿法刻蚀进行SPT时，如果要保证栅极硬掩膜102被完全去除，则需要进行 较长时间的刻蚀，此时经过刻蚀之后形成的图形如图IB-I所示。显然，金属硅化物106遭 到破坏，被刻蚀掉一部分甚至全部被刻蚀(如标号106'所示）；并且，PMOS的锗硅（SiGe)层 105也很可能因刻蚀时间长而遭到破坏，形成破损区105'。
[0015] 而如果要保证锗硅层105和金属硅化物106不被破坏，则应将刻蚀控制在比较短 的时间内，此时经过刻蚀之后形成的图形如图1B-2所示。显然，栅极硬掩膜102因刻蚀不 充分形成了残留（即，形成了残留的栅极硬掩膜102'），主侧壁104也会因刻蚀不充分形成 残留(形成了残留的主侧壁104'）。
[0016]2、采用干法刻蚀进行SPT
[0017] 其中，干法刻蚀一般氟离子进行。
[0018] 在采用干法刻蚀进行SPT时，如果要保证栅极硬掩膜102被完全去除，则需要进行 较长时间的刻蚀(或大剂量的刻蚀)，此时经过刻蚀之后形成的图形如图1B-3所示。显然， 金属娃化物106遭到破坏，被刻蚀掉一部分甚至全部被刻蚀(如标号106"所不)。
[0019] 而如果要保证锗硅层105和金属硅化物106不被破坏，则应将刻蚀控制在比较短 的时间内（或减小刻蚀剂量)，此时经过刻蚀之后形成的图形如图1B-4所示。显然，栅极硬 掩膜102因刻蚀不充分形成了残留（S卩，形成了残留的栅极硬掩膜102")，主侧壁104也会因 刻蚀不充分形成残留(形成了残留的主侧壁104")。
[0020] 由此可见，在现有技术中，无论采用湿法刻蚀实现SPT还是采用干法刻蚀实现 SPT，在避免锗硅层105及金属硅化物106受到破坏与完全去除栅极硬掩膜102之间，往往 难以得到兼顾。
[0021] 步骤E3 :在半导体衬底100上形成接触孔刻蚀阻挡层（CESU107以及层间介电层 108,如图IC所示。
[0022] 在本步骤中，以在图1B-2的基础上形成层间介电层进行说明。
[0023] 由于残留的栅极硬掩膜102'的存在，后续进行CMP(化学机械抛光）以去除层间 介电层108高于栅极101的部分时，需要过度进行CMP，会对栅极101造成破坏。
[0024] 步骤E4 :进行CMP(化学机械抛光）以去除层间介电层108高于栅极101的部分。
[0025] 显然，由于必须进行过度CMP，栅极101被去掉一部分导致栅极101的高度变低。在 栅极101为多晶硅伪栅极的情况下，相应地，必然造成最终形成的金属栅极的高度的降低。 而这必然会影响半导体器件的性能和良率。
[0026] 由此可见，在现有的半导体器件的制造方法中，在刻蚀进行SPT的过程中，往往无 法很好地控制完全去除栅极硬掩膜与避免对锗硅层及金属硅化物造成破坏之间的工艺余 量，这将导致制得的半导体器件的性能和良率的下降。因此，为解决以上问题，有必要提出 一种新的半导体器件的制造方法。
【发明内容】
[0027] 针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：
[0028] 步骤SlOl:提供半导体衬底，在所述半导体衬底上形成NMOS和PMOS的栅极、栅极 硬掩膜和间隙壁，并形成位于所述PMOS的栅极两侧的锗硅层、位于所述间隙壁两侧的主侧 壁以及位于所述NMOS和所述PMOS的源极与漏极区域的金属硅化物；
[0029] 步骤S102 :在所述半导体衬底上形成具有开口的掩膜层，其中，所述开口暴露出 所述栅极硬掩膜；
[0030] 步骤S103 :通过刻蚀工艺部分或全部去除所述栅极硬掩膜；
[0031] 步骤S104 :去除所述掩膜层；
[0032] 步骤S105 :进行应力临近技术，部分或全部去除所述主侧壁。
[0033] 可行地，在所述步骤S102中，所述掩膜层为光刻胶或者由光刻胶与位于其下的底 部抗反射层组成的复合层结构。
[0034] 可选地，在所述步骤S102中，所述掩膜层的厚度为1200-2500A。
[0035] 可选地，在所述步骤S102中，所述开口还暴露出所述主侧壁的顶端部分；并且，在 所述步骤S103中，所述刻蚀工艺还同时部分去除所述主侧壁。
[0036] 可选地，在所述步骤S105中，所述应力临近技术采用湿法刻蚀或干法刻蚀。
[0037] 其中，所述湿法刻蚀采用的刻蚀液为H3PO4。
[0038] 可选地，在所述步骤S103中，所述刻蚀工艺为部分去除所述栅极硬掩膜；并且，在 所述步骤S105中，在部分或全部去除所述主侧壁的同时，还去除所述栅极硬掩膜的剩余部 分。
[0039] 其中，在所述步骤S105中，所述锗硅层与所述金属硅化物未受到损害。
[0040] 可选地，在所述步骤SlOl中，还形成所述NMOS与所述PMOS的源极和漏极，并且所 述步骤SlOl包括如下步骤：
[0041] 步骤SlOll:提供半导体衬底，在所述半导体衬底上形成NMOS和PMOS的栅极、位 于所述栅极之上的栅极硬掩膜以及位于所述栅极两侧的间隙壁；
[0042] 步骤S1012 :在所述半导体衬底位于所述PMOS的栅极两侧的部分之中形成锗硅 层；
[0043] 步骤S1013 :在所述间隙壁的两侧形成主侧壁，并在所述半导体衬底上形成所述 NMOS和所述PMOS的源极与漏极；
[0044] 步骤S1014 :在所述NMOS和所述PMOS的源极与漏极之上形成金属硅化物。
[0045] 可