半导体器件及其形成方法
【技术领域】
[0001]本发明涉及半导体制造领域技术，特别涉及半导体器件及其形成方法。
【背景技术】
[0002]随着超大规模集成电路(ULSI:Ultra Large Scale Integrat1n)的快速发展,集成电路制造工艺变得越来越复杂和精细。为了提高集成度，降低制造成本，半导体器件的关键尺寸不断变小，芯片单位面积内的半导体器件数量不断增加，在半导体器件关键尺寸减小的同时，半导体器件图形也不断地细微化。
[0003]随着半导体器件关键尺寸的不断减小，半导体器件的源漏之间的距离越来越短，随着漏电压的不断增大，漏端耗尽层宽度不断向沟道展宽，极限的情况是源漏之间的耗尽层将连接在一起，发生源漏穿通(Source to Drain Punch through)。源漏穿通时,泄漏电流激增，从而使栅电极对沟道失去控制。此外，漏端边界的高电场还会引起热载流子效应，降低半导体器件器件的可靠性，并且降低了半导体器件的开启电流。
[0004]因此，提高半导体器件的开启电流且降低漏电流是目前急需解决的问题。
【发明内容】
[0005]本发明解决的问题是提供一种半导体器件及其形成方法，提高半导体器件的开启电流，且降低半导体器件的漏电流，优化半导体器件的电学性能。
[0006]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供半导体衬底；对所述半导体衬底进行第一掺杂，形成第一掺杂区；在所述半导体衬底表面形成图形化的掩膜层，所述图形化的掩膜层内具有开口，所述开口暴露出半导体衬底表面；以所述图形化的掩膜层为掩膜，刻蚀去除部分厚度的半导体衬底，在所述半导体衬底内形成凹槽；对所述凹槽底部进行第二掺杂，形成第二掺杂区，所述第二掺杂与第一掺杂的掺杂类型相同，第二掺杂的掺杂浓度大于第一掺杂的掺杂浓度，且所述第二掺杂区与第一掺杂区相连接；形成栅极结构，所述栅极结构包括位于凹槽底部和侧壁的栅介质层、位于栅介质层表面且填充满所述凹槽的栅导电层；去除所述图形化的掩膜层；在所述栅极结构两侧的半导体衬底表面形成主侧墙；以所述主侧墙为掩膜，对所述栅极结构两侧的半导体衬底进行第三掺杂，形成第三掺杂区，所述第三掺杂与第一掺杂的掺杂类型相反，且第三掺杂区底部低于第一惨杂区底部。
[0007]可选的，在形成主侧墙之前，还包括步骤:在栅极结构两侧的半导体衬底表面形成偏移侧墙；以所述偏移侧墙为掩膜，对所述栅极结构两侧的半导体衬底进行第四掺杂，形成第四掺杂区，所述第四掺杂与第三掺杂的掺杂类型相同，且第四掺杂的掺杂浓度小于第三掺杂的掺杂浓度。
[0008]可选的，对所述半导体衬底进行刻蚀形成凹槽，使得凹槽底部与第一掺杂区底部齐平。
[0009]可选的，对所述半导体衬底进行刻蚀形成凹槽，使得凹槽底部位于第一掺杂区内。
[0010]可选的，对所述半导体衬底进行刻蚀形成凹槽，使得凹槽底部低于第一掺杂区底部。
[0011 ] 可选的，所述掩膜层为氮化硅层和氧化硅层的叠层结构。
[0012]可选的，采用湿法刻蚀工艺去除所述图形化的掩膜层。
[0013]可选的，去除氮化硅层的湿法刻蚀的刻蚀液体为磷酸溶液，去除氧化硅层的湿法刻蚀的刻蚀液体为氢氟酸溶液。
[0014]可选的，所述第一掺杂、第二掺杂、第三掺杂和第四掺杂的工艺为离子注入。
[0015]可选的，形成的半导体器件为NMOS晶体管。
[0016]可选的，所述第一掺杂和第二掺杂的掺杂离子为P型离子；所述第三掺杂和第四掺杂的掺杂离子为N型离子。
[0017]可选的，所述第一掺杂工艺的工艺参数为:注入离子为B，离子注入能量为Ikev至lOkev，离子注入剂量为lE10atom/cm2至5E12atom/cm2 ;所述第二掺杂工艺的工艺参数为:注入离子为B,注入能量为1kev至50kev,注入剂量为5E12atom/cm2至lE14atom/cm2 ;所述第三掺杂工艺的工艺参数为:注入离子为P，注入能量为50kev至250kev，注入剂量为5E17atom/cm2至lE20atom/cm2 ;所述第四掺杂工艺的工艺参数为:注入离子为P，注入能量为 1kev 至 50kev,注入剂量为 5E15atom/cm2 至 5E17atom/cm2。
[0018]可选的，形成的半导体器件为PMOS晶体管。
[0019]可选的，所述第一掺杂和第二掺杂的掺杂离子为N型离子；所述第三掺杂和第四掺杂的掺杂离子为P型离子。
[0020]可选的，所述第一掺杂工艺的工艺参数为:注入离子为P，离子注入能量为5kev至20kev，离子注入剂量为lEllatom/cm2至5E13atom/cm2 ;所述第二掺杂工艺的工艺参数为:注入离子为P,注入能量为1kev至50kev,注入剂量为5E13atom/cm2至lE15atom/cm2 ;所述第三掺杂工艺的工艺参数为:注入离子为B，注入能量为50kev至250kev，注入剂量为lE17atom/cm2至5E21atom/cm2 ;所述第四掺杂工艺的工艺参数为:注入离子为B，注入能量为 1kev 至 10kev,注入剂量为 lE15atom/cm2 至 lE17atom/cm2。
[0021]本发明还提供一种半导体器件，包括:半导体衬底；位于所述半导体衬底内的第一掺杂区，且所述第一掺杂区顶部与半导体衬底表面齐平；位于第一掺杂区内的凹槽；位于凹槽下方的第二掺杂区，所述第二掺杂区与第一掺杂区的掺杂离子类型相同，第二掺杂区的掺杂浓度大于第一掺杂区的掺杂浓度，且所述第二掺杂区与第一掺杂区相连接；栅极结构，所述栅极结构包括位于凹槽底部和侧壁的栅介质层、以及位于栅介质层表面且填充满所述凹槽的栅导电层，且所述栅导电层顶部高于半导体衬底表面；位于所述栅极结构侧壁且位于半导体衬底表面的主侧墙；位于所述主侧墙两侧半导体衬底内的第三掺杂区,所述第三掺杂区的掺杂离子类型与第一掺杂区的掺杂离子类型相反，且第三掺杂区底部低于第一掺杂区底部。
[0022]可选的，，所述凹槽底部位于第一掺杂区内、或与第一掺杂区底部齐平、或低于第一惨杂区底部。
[0023]可选的，还包括:位于栅极结构两侧半导体衬底表面的偏移侧墙；位于所述偏移侧墙两侧半导体衬底内的第四掺杂区，所述第四掺杂区与第三掺杂区的掺杂类型相同，且第四掺杂区的掺杂浓度小于第三掺杂区的掺杂浓度。
[0024]可选的，所述半导体器件为NMOS晶体管或PMOS晶体管。
[0025]与现有技术相比，本发明的技术方案具有以下优点:
[0026]本发明提供一种半导体器件的形成方法，在栅极结构下方形成了第二掺杂区作为沟道区，栅极结构两侧形成了第一掺杂区，且第一掺杂区的掺杂类型与第二掺杂区的掺杂类型相同，第一掺杂区的浓度小于第二掺杂区的浓度；当向栅极结构施加电压使半导体器件处于开启状态时，第一掺杂区在施加电压的作用下发生反型，使得第一掺杂区的掺杂类型与第二掺杂区的掺杂类型相反，即，第一掺杂区的掺杂类型与第三掺杂区的掺杂类型相同，从而使第一掺杂区作为半导体器件源漏区的一部分，半导体器件的沟道区长度为第二掺杂区的长度(即凹槽底部长度)；而现有技术中，沟道区的长度为栅介质层的长度，本发明沟道区的长度明显小于栅介质层的长度，因此，本发明半导体器件处于开启状态时的沟道区长度更短，从而使半导体器件的开启电流到增加。
[0027]并且，当半导体器件处于关断状态时，第一掺杂区的掺杂类型与第二掺杂区的掺杂类型相同，半导体器件的沟道区由第一掺杂区和第二掺杂区共同形成，沟道区的长度为第一掺杂区和第二掺杂区的长度之和；而现有技术中，形成相同体积的半导体器件时，沟道区长度最大时也只能为本发明凹槽底部和侧壁的长度之和，因此，本发明明显增加了关断状态时的沟道长度，从而减小半导体器件的漏电流。
[0028]同时，形成的栅极结构包括位于凹槽底部和侧壁的栅介质层、位于栅介质层表面且填充满凹槽的栅导电层，在不增加半导体器件面积的条件下，增加了栅介质层的长度，满足半导体器件小型化、微型化的发展趋势，并且增加了栅介质层控制沟道区的有效长度，提高了栅极结构对沟道区的控制能力，优化半导体器件的电学性能。
[0029]进一步，在形成第三掺杂区之前，在栅极结构两侧的半导体衬底内形成第四掺杂区，所述第四掺杂区与第三掺杂区的掺杂类型形同，且第四掺杂区的掺杂浓度小于第三掺杂的掺杂浓度，所述第四掺杂区的形成有利于降低热载流子效应，且避免了源漏穿通问题。