[0057]图22是图20的B8线剖视图；
[0058]图23是本发明实施例2提供的一种发光二极管的制备绝缘层后的结构图；
[0059]图24是图23的A9线剖视图；
[0060]图25是图23的B9线剖视图；
[0061]图26是本发明实施例2提供的一种发光二极管的制备第三P电极和第三N电极后的结构图；
[0062]图27是图26的AlO线剖视图；
[0063]图28是图26的BlO线剖视图。
【具体实施方式】
[0064]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
[0065]实施例1
[0066]如图1所示，本发明实施例提供了一种发光二极管，该发光二极管包括依次层叠的衬底10、N型GaN层11、量子讲层12、P型GaN层13、ITO(Indium tin oxide，氧化铟锡)导电膜14、分布布拉格反射层15以及绝缘层16，还包括P电极18和N电极19，
[0067]结合图2，该发光二极管中设置有多个穿透ITO导电膜14、P型GaN层13、量子阱层12后延伸至N型GaN层11的N极孔11a，多个电流阻挡块17，N极孔Ila的孔周侧覆盖有部分分布布拉格反射层15，分布布拉格反射层15上设置有多个与N极孔Ila同轴并穿透分布布拉格反射层15的反射层孔15a，绝缘层16上设置有多个绝缘层孔16a，电流阻挡块17夹持于P型GaN层13和ITO导电膜14之间，
[0068]P电极18包括多个第一 P电极18a、第二 P电极18b以及第三P电极18c，第一 P电极18a夹持于ITO导电膜14与分布布拉格反射层15之间，且与电流阻挡块17 对应，第二 P电极18b夹持于分布布拉格反射层15与绝缘层16之间，且第二 P电极18b的一端穿过部分反射层孔15a后与第一 P电极18a接触，第三P电极18c设置在绝缘层16上，且第三P电极18c的一端穿过部分绝缘层孔16a后与第二 P电极18b接触，
[0069]N电极19包括多个第一 N电极19a、第二 N电极19b以及第三N电极19c，第一 N电极19a设置于N极孔Ila中并与N型GaN层11接触，第二电极19b夹持于分布布拉格反射层15与绝缘层16之间，且第二 N电极19b的一端穿过部分反射层孔15a后与第一 N电极19a接触，第三N电极19c设置在绝缘层16上，且第三N电极19c的一端穿过部分绝缘层孔16a后与第二 N电极19b连接，第一 P电极18a与第一 N电极19a间隔排列。
[0070]具体地，ITO导电膜14是与P型GaN层11形成欧姆接触的一层透明导电膜，膜厚在5-500nm之间，优选的是60nm ;分布布拉格反射层15由折射率不同的透明材料交替叠加构成，本实施例中，该反射层可以由T1#P S1 2交替层叠而成，米用分布布拉格反射层15作为芯片的反光层，光反射率较高，可以提高芯片的光取出效率；绝缘层16采用绝缘材料制备，可以是Si02、Si3N4等；第一 P电极18a与电流阻挡块17对应且分别设置于ITO导电膜14的两侧，在P电极18注入电流后，分布的电流阻挡块17可以更加均匀地阻挡电流，增强ITO导电膜14的电流扩散效果；第一 N电极19a设置有多个并且与第一 P电极18a间隔分布，可以使得芯片的P区电极和N区电极之间电流通道更短更均匀，进一步增强ITO导电膜14的电流扩展效果，同时芯片工作时的电子空穴对的结合效率更高，提高了芯片的内量子效率。
[0071]其中，电流阻挡块17采用透明的绝缘材料制备，如S12,电流阻挡块17呈圆点状均勾分布于P型GaN层13上；电流阻挡块17的直径可以为1nm?lOOum，优选的是lOOnm，使电流阻挡块呈量子级别的点阵分布，相邻的电流阻挡块17之间的间距可以为0.5?500um，优选的是2um。
[0072]本实施例中，第一 P电极18a的直径可以为1nm?lOOum，优选的是50nm，第一 N电极19a的直径可以为1nm?lOOum，优选的是50nm ;第一 P电极18a与第一 N电极19a保持间隔均勾分布，相邻的第一 P电极18a与第一 N电极19a之间的间距可以为0.5?500um。两触点的尺寸较小，形成相互交叉均匀分布的量子点阵，量子级别的电极触点所占的面积较小，相应的分布布拉格反射层15的面积变大，使得芯片的有效发光面积得以提升。
[0073]较佳地，衬底10可以为硅片、碳化硅或者蓝宝石中的一种。
[0074]本发明实施例提供的一种发光二极管，通过在ITO导电膜上设置多个第一 P电极，同时在N型GaN层上设置多个第一 N电极，且第一 P电极与第一 N电极间隔排列设置，将原有的相对设置的整块P、N电极，细分成了尺寸更小间距更近的电极对，缩短了二极管中P区和N之间的电流通道长度，增强了 ITO导电膜的电流扩展效果，在同样的注入电流下，电子空穴对的结合效率更高且电极的遮光面积更小，提高了芯片的内量子效率以及有效发光面积。
[0075]实施例2
[0076]如图3所示，本发明实施例提供了一种发光二极管的制造方法，该方法包括以下步骤:
[0077]S1:提供一衬底20，在衬底20上依次沉积N型GaN层21、量子阱层22、P型GaN层23形成初步的外延层，形成如图4所示结构；
[0078]其中，该衬底可以是硅片、碳化硅或者蓝宝石中的一种，衬底20、N型GaN层21、量子阱层22、P型GaN层23的面积相同且边界重合。
[0079]S2:刻蚀P型GaN层23的部分区域，直至露出N型GaN层21，形成划片道21a及多个N极孔21b，形成如图5所示结构，其剖视图如图6所示；
[0080]其中，刻蚀P型GaN层23后，划片道21a处为后续各个二极管芯片的外延层的边缘，N极孔21b均匀分布于划片道21a围成的外延层区域内，划片道21a用于刻蚀芯片的外延层的边界，方便后续覆盖分布布拉格反射层以提高芯片的光取出效果，N极孔21b用于设置与N型GaN层21欧姆接触的N电极，N极孔21b的直径可以为1nm?100um，优选为10nm ;相邻的N极孔21b之间的距离为0.5?500um，优选为2um。
[0081]S3:刻蚀掉划片道21a边缘处的部分N型GaN层21，直至露出衬底20，形成如图7所示结构，其剖视结构如图8所示；
[0082]其中，从划片道21a的边缘处向下刻蚀掉部分N型GaN层21后，N型GaN层21的边界范围小于衬底20，后续设置反射层时可以完全覆盖住N型GaN层21的侧部。
[0083]S4:在P型GaN层23上制备多个电流阻挡块24，形成如图9所示结构，其剖视结构如图10所示；
[0084]其中，电流阻挡块24呈圆点状且与N极孔21b保持间隔均匀分布，电流阻挡块24的直径可以为1nm?100um，优选的是100nm，使电流阻挡块呈量子级别的点阵分布，相邻的电流阻挡块24之间的间距可以为0.5?500um，优选的是2um，相邻的电流阻挡块24与N极孔21b之间的间距可以为0.5?500um，优选的是Ium ;电流阻挡块17采用透明的绝缘材料制备，如S12O
[0085]S5:在P型GaN层23和电流阻挡块24上制备一层ITO导电膜25，形成如图11所示结构，其剖视结构分别如图12和13所示；
[0086]其中，ITO导电膜25覆盖P型GaN层23和电流阻挡块24，但是设置有与N极孔21b对应的孔隙，ITO导电膜25是与P型GaN层23形成欧姆接触的一层透明导电膜，膜厚在5_500nm之间，优选的是60nm。
[0087]S6:在ITO导电膜25上制备多个第一 P电极26a，第一 P电极26a与电流阻挡块
24——对应；
[0088]其中，第一 P电极26a的直径可以为1nm?lOOum，优选的是50nm，第一 P电极26a在电流阻挡块24的正上方，经第一 P电极26a注入电流时，分布的电流阻挡块24可以更加均匀地阻挡电流，增强ITO导电膜25的电流扩散效果。
[0089]S7:在N极孔中设置第一 N电极27a，第一 N电极27a的直径小于N极孔21b的直径，形成如图14所示结构，其剖视结构如图15和16所示；
[0090]其中，第一 N电极27a设置在N极孔21b中与第一 P电极26a保持间隔且均匀分布，可以使得芯片工作时的电子空穴对的结合效率更高，提高芯片的内量子效率，第一 N电极27a的直径可以为1nm?lOOum，优选的是50nm。第一 P电极26a与第一 N电极27a保持间隔均勾分布，相邻的第一 P电极26a与第一 N电极27a之间的间距为0.5?500um，